[发明专利]一种IO静电放电电路

说明书

本发明公开了一种IO静电放电电路，包括充放电单元、反相单元、静电放电单元和电位控制单元，充放电单元接于一电源电压和一参考电压之间，输出第一电压；反相单元输入端接充放电单元的输出端，根据第一电压对应输出第二电压；电位控制单元输入端与反相单元的输出端相连，输出端与静电放电单元相连，根据第二电压输出第三电压给静电放电单元。本发明利用低压器件实现高压IO静电放电电路，能够保证其正常工作，同时减小开销以及提高IO电路静电放电能力。

技术领域

本发明属于IO静电放电电路的技术领域，具体涉及一种利用低压器件实现的高压IO静电放电电路。

背景技术

在目前通用的CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)制造平台上，一般地一种工艺会提供两种电源电压的MOS管器件分别使用于IO电路中和内部数字逻辑控制单元的MOS器件。但IO电路中的MOS器件只能承受其电气特性内的极限电源电压，如果要提供更高的电源电压时，常规的电路设计架构会给MOS器件带来永久性的损坏，其静电防护保护功能也很难实现。因此，产品应用会收到很大的限制，或者需要增加更高的制造成本。

如何提供一种利用低压器件完成高压IO静电放电电路的设计，是一个急需解决的问题。

发明内容

本发明的主要目的在于提供一种IO静电放电电路，从而克服现有技术的不足。

为实现前述发明目的，本发明采用的技术方案包括：一种IO静电放电电路，包括：

充放电单元，其接于一电源电压和一参考电压之间，输出第一电压；

反相单元，其输入端接所述充放电单元的输出端，根据所述第一电压对应输出第二电压；

电位控制单元，其输入端与反相单元的输出端相连，输出端与静电放电单元相连，根据所述第二电压输出第三电压给静电放电单元；

静电放电单元，其接于所述电源电压和地电位之间，且其与反相单元的输出端和电位控制单元的输出端相连，在所述第三电压作用下形成静电放电通路。

在一优选实施例中，所述充放电单元包括第一电阻和与第一电阻串联的第一电容，所述第一电阻接所述电源电压，所述第一电容接所述参考电压。

在一优选实施例中，所述反相单元包括第一NMOS管和第一PMOS管，所述第一NMOS管的栅极和第一PMOS管的栅极相连并均接于所述充放电单元的输出端，接收所述第一电压，所述第一NMOS管的漏极接所述参考电压，所述第一NMOS管的源极与所述第一PMOS管的源极相连，所述第一PMOS管的漏极接所述电源电压。

在一优选实施例中，所述静电放电单元包括第二NMOS管和第三NMOS管，所述第二NMOS管的漏极接地电位，源极接第三NMOS管的漏极，栅极接电位控制单元的输出端；所述第三NMOS管的栅极接所述反相单元的输出端，源极接所述电源电压。

在一优选实施例中，所述电位控制单元包括第二PMOS管、第三PMOS管、第四NMOS管和第五NMOS管，所述第二PMOS管的漏极与第三PMOS管的漏极相连且均接所述反相单元的输出端，所述第二PMOS管的栅极接所述参考电压，源极与第四NMOS管的源极相连且均接于第二NMOS管的栅极，输出所述第三电压给静电放电单元；所述第四NMOS管的漏极接地电位；所述第三PMOS管的栅极、源极均与所述第五NMOS管的源极相连，且均接于所述第四NMOS管的栅极；所述第五NMOS管的漏极接地电位。

在一优选实施例中，所述电路还包括：

参考电压产生单元，用于输出所述参考电压。

在一优选实施例中，所述参考电压产生单元输出参考电压给第一NMOS管的漏极及第二PMOS管的栅极。