[发明专利]Verilog文件转换方法、装置、存储介质及设备

说明书

本发明一个或多个实施例公开一种Verilog文件转换方法、装置、存储介质及设备，该方法包括：获取原始Verilog文件以及配置文件，其中，所述配置文件中包括与目标电子设计自动化EDA工具对应的目标表述方式的信息；从所述原始Verilog文件中获取描述逻辑功能的目标代码；将所述目标代码转换为以所述目标表述方式进行表示，得到转换后的文件；根据所述目标代码生成第一测试激励文件；根据所述第一测试激励文件分别以所述原始Verilog文件以及所述转换后的文件进行仿真测试，得到第一测试结果；根据所述第一测试结果，判断所述转换后文件与所述原始Verilog文件的功能是否一致，该方法可提高Verilog文件的通用性。

技术领域

本发明涉及计算机技术领域，尤其涉及一种Verilog文件转换方法、装置、存储介质及设备。

背景技术

目前，在集成电路设计中，主要可分为半定制电路设计流程和全定制电路设计流程。其中，半定制电路设计，是指根据芯片设计规格，使用硬件描述语言(Verilog或VHDL(Very-High-Speed Integrated Circuit Hardware Description Language，超高速集成电路硬件描述语言))进行芯片的行为级描述，其中，Verilog即Verilog HDL，是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言。然后使用综合工具将硬件描述语言转换为门级网表，最后通过自动布局布线工具进行自动化物理设计的一种流程。在该流程中，大多数步骤可以通过EDA(Electronic design automation，电子设计自动化)工具来进行自动化设计，可以很方便实现大规模的芯片电路设计。在全定制电路设计，根据用户的功能与性能要求，先设计出满足功能的电路，然后手动进行版图设计和优化。在半定制电路设计流程中，是将Verilog或VHDL设计文件通过综合工具转换为门级网表，然后经自动布局布线工具得到最终的版图设计。在这种流程中，Verilog设计文件是可以和EDA工具兼容的，可以被EDA工具正确识别的。但在全定制设计流程中，是直接进行电路设计，不需将Verilog经综合工具转换为门级网表。在这种情况下，Verilog文件一般仅用于前期的功能验证，很可能会出现无法与其他EDA工具兼容的情况。目前，在大型芯片设计中，经常是半定制电路设计和全定制定路设计综合使用，部分特殊的IP(Intellectual Property，知识产权模块)会采用定制电路设计流程完成IP内部的电路和版图设计，然后在芯片的顶层设计时会调用IP的版图文件和其他设计文件进行顶层的设计，同时IP的Verilog文件在顶层设计时也会被调用到，来进行顶层Verilog仿真验证和DFT(Design For Testability，可测性设计)。这样全定制电路设计模块的Verilog经常会出现无法兼容后续流程EDA工具的情况。甚至也可能出现半定制设计流程中的Verilog文件在后续流程中可以对某一些EDA工具兼容，但对其他EDA工具却无法兼容，导致Verilog文件的可移植性不好的问题。

发明内容

有鉴于此，本发明一个或多个实施例提供一种Verilog文件转换方法、装置、存储介质及设备，可提高Verilog文件的与EDA工具的兼容性。

本发明一个或多个实施例提供了一种Verilog文件转换方法，包括：获取原始Verilog文件以及配置文件，其中，所述配置文件中包括与目标电子设计自动化EDA工具对应的目标表述方式的信息；从所述原始Verilog文件中获取描述逻辑功能的目标代码；将所述目标代码转换为以所述目标表述方式进行表示，得到转换后的文件；

根据所述目标代码生成第一测试激励文件；根据所述第一测试激励文件分别以所述原始Verilog文件以及所述转换后的文件进行仿真测试，得到第一测试结果；根据所述第一测试结果，判断所述转换后文件与所述原始Verilog文件的功能是否一致。