[发明专利]一种低倍频采集数据的装置及方法

说明书

本发明公开了一种低倍频采集数据的装置及方法，装置包括时钟升频模块、时钟分频模块、数据同步模块和数据采集模块，其中，时钟升频模块对输入的系统时钟信号进行升频，升频后的信号发送至时钟分频模块和数据同步模块；时钟分频模块对升频后的信号进行分频，分频后输出给数据采集模块；数据同步模块的输入为外界的输入数据，输出同步标志给时钟分频模块进行自校准，数据同步模块还输出同步数据及同步标志给数据采集模块；数据采集模块包括采集器和计数器，数据采集模块在收到同步标志后，产生采集标志，代表采集有效，然后计数器开始计数。本发明高效低成本还原原始数据，保证后续芯片正常工作。

技术领域

本发明属于数字信息应用技术领域，具体涉及一种低倍频采集数据的装置及方法。

背景技术

随着数字信息技术的发展，数据异步采集及处理随处可见，尤其是不同芯片之间或系统之间存在发送的数据宽度经过线的延迟及芯片管脚的转换存在比较严重的抖动，这样会导致后续采集过程存在很大的误码，导致采集的数据出错，从而影响后续芯片或系统工作不正常。通常处理方法是用高倍频PLL来产生高频时钟，如时钟的4倍频或8倍频以上来处理数据，这样导致了需采购高价格的PLL芯片或集成高性能PLL的芯片，导致成本高昂，电路实现时序收敛困难等问题。

发明内容

为了克服上述采购昂贵成本或电路时序收敛困难，本发明的目的是提供一种数据位有效宽度2倍频同步采集还原数据的装置及方法。

采用如下的技术方案：

一种低倍频采集数据的装置，包括时钟升频模块、时钟分频模块、数据同步模块和数据采集模块，其中，

所述时钟升频模块对输入的系统时钟信号进行升频，升频后的信号发送至时钟分频模块和数据同步模块；

所述时钟分频模块对升频后的信号进行分频，分频后输出给数据采集模块；

所述数据同步模块的输入为外界的输入数据，输出同步标志First_flag给时钟分频模块进行自校准，数据同步模块还输出同步数据及同步标志给数据采集模块；

所述数据采集模块包括采集器和计数器，数据采集模块在收到同步标志后，产生采集标志receive_flag，代表采集有效，然后计数器开始计数。

优选地，所述时钟升频模块对输入的时钟信号进行不超过2倍的升频。

优选地，所述系统时钟为20MHz，时钟升频模块为2倍频，时钟分频模块为2分频，数据同步模块数据分别通过40MHz时钟的上沿和下沿存储3位数据AP[2:0]和AN[2:0]，相互间隔拼接后形成6位总线数据B0[5:0]＝{AP[2],AN[2],AP[1],AN[1],AP[0],AN[0]}；AP[2:0]亦为数据采集模块的同步数据，同步标志为第一个B0[3:0]为4’b1110或4’b1100。

优选地，所述数据同步模块的输入数据的数据位电平宽度为50ns时，数据同步模块输出的同步头为0x5F，数据采集模块从AP[1]开始采集数据。

优选地，所述数据同步模块的输入数据的数据位电平宽度为25-45ns时，经过数据同步模块40MHz时钟的上升沿扩展即B0[5:0]为6’b110011，数据采集模块从AP[2]开始采集数据。

优选地，所述数据同步模块的输入数据的数据位电平宽度为55-75ns时，经过数据同步模块40MHz时钟的下降沿同步，且延迟1个计数，B0[5:0]为6’b000000，数据采集模块从AP[0]开始采集数据。

基于上述目的，本发明还提供了一种低倍频采集数据的方法，采用上述低倍频采集数据的装置，包括以下步骤：

S10，系统时钟输入时钟升频模块进行升频；