[发明专利]一种可校准的延时单元电路及集成电路

说明书

本发明公开了一种可校准的延时单元电路及集成电路，延时单元电路包括互相连接的延时单元和振荡器模块，在正常模式下，输入信号IN经过延时单元后形成输出信号OUT输出；在校准模式下，输入信号IN经过振荡器模块转换成振荡器的时钟周期输出信号OSC输出；通过增加延时时间的调整，并将延时时间变成振荡器的振荡周期，振荡器输出的时钟经降频后输出到外部以供校准，不但降低了测试平台要求，还极大地提高了测试精度。

技术领域

本发明涉及集成电路技术领域，尤其涉及的是一种可校准的延时单元电路及集成电路。

背景技术

传统的delay单元电路常用于集成电路中调整电路时序，如图1所示，OUT信号是IN信号经过delay的输出，其delay时间和工艺相关，一般有20%左右误差，不能应用于对精度要求高的电路。

因此，现有的技术还有待于改进和发展。

发明内容

本发明的目的在于提供一种可校准的延时单元电路及集成电路，旨在解决现有的delay单元电路的延时时间的误差较大，不能应用于对精度要求高电路的问题。

本发明的技术方案如下：一种可校准的延时单元电路，其中，包括互相连接的延时单元Delay和振荡器模块，在正常模式下，输入信号IN经过延时单元Delay后形成输出信号OUT输出；在校准模式下，输入信号IN经过振荡器模块转换成振荡器的时钟周期输出信号OSC输出。

所述的可校准的延时单元电路，其中，所述振荡器模块通过延时单元Delay实现。

所述的可校准的延时单元电路，其中，所述振荡器模块还包括反相器INV，所述延时单元Delay的输出端与反相器INV的输入端连接，反相器INV的输出端与延时单元Delay的输入端连接；在校准模式下，输入信号IN经过延时单元Delay输出后进入反相器INV取反后再输入到延时单元Delay的输入端，形成振荡器模块，时钟周期输出信号OSC经过振荡器模块的输出端输出。

所述的可校准的延时单元电路，其中，所述振荡器模块还包括时钟频率降频模块DIV，所述时钟频率降频模块DIV一端与反相器INV的输出端连接，时钟频率降频模块DIV另一端输出时钟周期输出信号OSC。

所述的可校准的延时单元电路，其中，在输入信号IN和延时单元Delay的输入端之间设置有控制电路是否形成通路的第一控制模块，在反相器INV的输出端与延时单元Delay的输入端之间设置有控制电路是否形成通路的第二控制模块。

所述的可校准的延时单元电路，其中，所述第一控制模块采用第一开关SW0，所述第二控制模块采用第二开关SW1。

所述的可校准的延时单元电路，其中，所述第一开关SW0连接控制第一开关SW0开闭的控制信号S0，第二开关SW1连接控制第二开关SW1开闭的控制信号S1；延时单元Delay的输入端连接延时时间调整信号TRIM。

一种集成电路，其中，包括如上述任一所述的可校准的延时单元电路。

本发明的有益效果：本发明通过提供一种可校准的延时单元电路及集成电路，通过增加延时时间的调整，并将延时时间变成振荡器的振荡周期，振荡器输出的时钟经降频后输出到外部以供校准，不但降低了测试平台要求，还极大地提高了测试精度。

附图说明

图1是现有技术中delay单元电路示意图。

图2是本发明中可校准的延时单元电路示意图。

图3是本发明中正常模式可校准的延时单元电路示意图。

图4是本发明中校准模式可校准的延时单元电路示意图。

具体实施方式