[发明专利]一种基于DDR3存储控制器接口的多个主设备的仲裁电路

说明书

本发明涉及一种基于DDR3存储控制器接口的多个主设备的仲裁电路。包括有n个端口的监测电路、页面信息缓存电路、页面命中仲裁电路、紧急轮询仲裁电路、非紧急轮询仲裁电路和仲裁选择和下发电路；页面信息缓存电路分别与监测电路和仲裁选择和下发电路连接；页面命中仲裁电路分别与监测电路和仲裁选择和下发电路连接；紧急轮询仲裁电路分别与监测电路和仲裁选择和下发电路连接；非紧急轮询仲裁电路分别与监测电路和仲裁选择和下发电路连接；n与主设备的个数相同。本发明提供了一种可改善优先级策略和控制器效率，达到兼顾命令需求和存储带宽的效果的基于DDR3存储控制器接口的多个主设备的仲裁电路。

技术领域

本发明属于集成电路设计领域，涉及一种仲裁电路，尤其涉及一种基于DDR3存储控制器接口的多个主设备的仲裁电路。

背景技术

DDR3存储控制器接口用于提供各种主设备访问外部DDR3存储器的通道。每个主设备都希望有较小的响应延迟和较大的数据带宽。在多个主设备同时访问时简单的仲裁电路以简单轮询为例，往往会具有以下缺陷：频繁的DDR3 SDRAM页面开启和关闭过程,造成数据总线空闲的带宽损失；紧急命令不能快速响应；密集访问设备和松散访问设备占用同等的数据带宽。如何解决上述问题是DDR3存储控制器接口仲裁电路设计的重难点。

发明内容

为了解决背景技术中所存在的技术问题，本发明提供了一种基于 DDR3存储控制器接口的多个主设备的仲裁电路。

本发明的技术解决方案是：

一种基于DDR3存储控制器接口的多个主设备的仲裁电路,其特殊之处在于：包括有n个端口的监测电路、页面信息缓存电路、页面命中仲裁电路、紧急轮询仲裁电路、非紧急轮询仲裁电路和仲裁选择和下发电路；

上述页面信息缓存电路分别与监测电路和仲裁选择和下发电路连接；

上述页面命中仲裁电路分别与监测电路和仲裁选择和下发电路连接；

上述紧急轮询仲裁电路分别与监测电路和仲裁选择和下发电路连接；

上述非紧急轮询仲裁电路分别与监测电路和仲裁选择和下发电路连接；

上述n与主设备的个数相同。

作为优选的：上述主设备向端口监测电路发送地址、命令模式及优先级(0～n)；上述端口监测电路会缓存主设备请求，同时将忙状态置1；

上述端口监测电路根据主设备的地址信息译码为页面信息，与页面缓存信息比较生成页面命中情况；上述命中情况为提取地址信息中的bank，column信息；若命中发送请求给页面命中轮询仲裁电路；

上述端口监测电路解析命令模式，若为紧急命令则向紧急轮询仲裁电路发送请求；若为非紧急命令则向非紧急仲裁电路发送请求及相应优先级；若当前时钟周期仲裁选择与命令下发电路未反馈命令下发信息给端口监测电路，下一个时钟周期忙状态仍置1，同时优先级减 1，若优先级减少为0，则不再向非紧急仲裁电路发送请求而向紧急命令仲裁电路发送请求。

作为优选的：上述页面命中仲裁电路接受端口监测电路提供的页面命中仲裁请求并轮询仲裁，将仲裁结果下发给仲裁选择和下发电路。

作为优选的：上述紧急轮询仲裁电路接受端口监测电路提供的紧急仲裁请求并轮询仲裁，将仲裁结果下发给仲裁选择和下发电路。

作为优选的：上述非紧急轮询仲裁电路接受端口监测电路提供的非紧急仲裁请求和优先级信息对最小优先级的请求进行轮询仲裁，将仲裁结果下发给仲裁选择和下发电路。

作为优选的：上述仲裁选择和下发电路接受页面命中仲裁电路、紧急轮询仲裁电路、非紧急轮询仲裁电路的请求；

当紧急轮询仲裁电路请求为非空，则下发该请求的命令，同时将命令下发信息反馈给端口监测电路，同时将下发命令的页面信息反馈给页面信息缓存电路；