[发明专利]一种流水线式计算加速协处理方法及系统

说明书

本发明公开了一种流水线式计算加速协处理方法，该方法应用于计算加速协处理系统，该系统包括分别用于执行不同级别运算的多个计算单元，接收待计算的多个运算组，对运算组解析生成待运算次数和每一级运算的操作数；将每一级运算的操作数经过数据通路进行操作数准备，并配置关联级别的计算标识；根据待运算次数为每一运算组分配多个不同级别的计算单元并为多个不同级别的计算单元分别需要执行的运算次数；根据计算标识和所述计算单元需要执行的运算次数执行每一级别的计算单元至计算结束生成最终计算结果输出。本发明还公开了一种流水线式计算加速协处理系统。根据本发明公开的方法和系统能够大幅提高计算的吞吐和计算时隙，提高了计算单元的效率。

技术领域

本发明涉及计算加速技术领域，尤其涉及一种流水线式计算加速协处理方法及系统。

背景技术

当前数字时代不断急速发展，对数据的处理能力的要求也不断提高，如计算机大数据、云计算，人工智能，物联网和自动驾驶等技术不断地发展，这些技术的应用均需及时处理海量数据的能力来支撑。其中涉及的算法中包含了各种各样的计算，特别是不断的迭代，训练，逼近等大规模有规律的重复计算。通常，这些有规律的大规模的重复计算均采用专用的集成电路（ASIC）或现场可编程门阵列（FPGA）来进行加速计算处理。

当前针对专用的计算加速处理单元，通常采用了SOC（系统级芯片）的架构，先通过CPU配置计算加速单元，计算加速单元运算将结果存储在专用的SRAM（Static Random-Access Memory，静态随机存取存储器）中，并向CPU发出中断信号，CPU接收到计算加速单元的中断后启动DMA（Direct Memory Access，直接存储器访问）操作，将SRAM的计算结果搬至计算加速单元的寄存器，更新计算加速单元的操作数，并启动下一次的计算，如此循环迭代。但是，这种架构存在如下缺陷：每次计算均需唤醒DMA更新计算加速单元的操作数，从而导致每次计算的时隙较长，计算加速单元在DMA期间空闲，资源浪费并难以获得较高的计算效率。

发明内容

本发明所要解决的技术问题在于，提供一种流水线式计算加速协处理方法及系统，能够大幅提高计算的吞吐和每次计算时隙，提高了计算单元的效率。

为了解决上述技术问题，本发明第一方面公开了一种流水线式计算加速协处理方法，所述方法应用于计算加速协处理系统，所述系统包括分别用于执行不同级别运算的多个计算单元，所述方法包括：接收待计算的多个运算组，对所述运算组解析生成待运算次数和每一级运算的操作数；将所述每一级运算的操作数经过数据通路进行操作数准备，并配置关联级别的计算标识；根据所述待运算次数为每一运算组分配多个不同级别的计算单元，并为所述多个不同级别的计算单元分别需要执行的运算次数；根据所述计算标识和所述计算单元需要执行的运算次数执行每一级别的计算单元至计算结束生成最终计算结果输出。

在一些实施方式中，对所述运算组解析生成每一级运算的操作数，包括：根据所述计算单元的个数对所述运算组进行迭代计算生成每一级运算的操作数。

在一些实施方式中，所述根据所述计算标识和所述计算单元需要执行的运算次数执行每一级别的计算单元至计算结束，包括：当计算单元执行计算时，将所述计算单元对应的计算标识发送至下一级别的计算单元；根据所述计算单元的运算次数判断所述计算单元是否执行完毕；当所述计算单元执行完毕生成第一计算结果，所述下一级别的计算单元根据所述第一计算结果执行计算至最后一级别的计算单元执行完毕，并输出最终计算结果。

在一些实施方式中，所述计算单元的运算次数判断所述计算单元是否执行完毕，包括：将所述计算单元的运算次数作为阈值，根据所述计算单元的当前运算次数与所述阈值相比，若所述计算单元的当前运算次数小于所述阈值，则判断所述计算单元执行完毕；若所述计算单元的当前运算次数大于所述阈值，则将执行当前运算次数所对应的计算结果输出。

在一些实施方式中，该方法还包括：将所述最终计算结果存储至静态随机存取存储器。