[发明专利]鳍式场效应晶体管及其制造方法

说明书

本发明涉及鳍式场效应晶体管的制造方法，涉及半导体集成电路技术，通过使金属硅化物层仅包覆源区或漏区顶部表面及侧部表面的顶部部分，而使源区或漏区的侧部表面的底部部分被侧墙和接触刻蚀停止层保护而实现源区或漏区部分包覆结构，这样可以有效防止硅化物形成在源漏PN结上面，消除结漏电的风险，本结构还可以增加金属硅化物形成的面积，从而减小接触槽的接触电阻，提高晶体管的直流性能，并通过接触槽的底部仅接触部分金属硅化物层，减小了接触槽与栅极之间的寄生电容，从而提高半导体器件的交流性能。

技术领域

本发明涉及半导体集成电路技术，尤其涉及一种鳍式场效应晶体管的制造方法。

背景技术

随着半导体工艺不断发展，器件的尺寸也不断缩小，鳍式晶体管结构的金属栅极的沟道长度也随之等比例缩小。在沟道长度减小时，鳍体宽度也随之减少,沟道长度和鳍体宽度也即沟道宽度的比例需维持一定值，用以克服来自于鳍体中心的亚阈值漏电流。

如图1所示是现有鳍式晶体管的剖面示意图，现有鳍式晶体管包括：形成于半导体衬底100上的鳍体110，鳍体110包括多条且平行排列，鳍体110的底部通过绝缘层120隔离，鳍式晶体管还包括金属栅，金属栅也包括多条且平行排列，各金属栅的长度方向和鳍体110的长度方向垂直，被金属栅所覆盖的鳍体110的表面用于形成沟道，随着半导体工艺的发展，沟道长度和鳍体宽度等比例缩小。

鳍式晶体管包括N型鳍式晶体管和P型鳍式晶体管。N型鳍式晶体管的金属栅的两侧形成源区和漏区，且源区和漏区中形成有嵌入式SiP外延层130。P型鳍式晶体管的金属栅的两侧形成源区和漏区，且源区和漏区中形成有嵌入式SiGe外延层140。由于嵌入式SiGe外延层140和嵌入式SiP外延层130是对鳍体110进行刻蚀后进行外延形成的，故随着鳍体宽度的缩小，嵌入式SiGe外延层140和嵌入式SiP外延层130的尺寸宽度势必会缩小，由于鳍式晶体管的源区和漏区都是形成于对应的嵌入式SiGe外延层140或嵌入式SiP外延层130的表面，源区和漏区顶部的接触槽150也会形成于嵌入式SiGe外延层140或嵌入式SiP外延层130的顶部，嵌入式SiGe外延层140或嵌入式SiP外延层130的宽度的缩小会减少接触槽的接触面积，而导致增加接触槽的接触电阻。且N型鳍式晶体管和P型鳍式晶体管的寄生电容较大。

发明内容

本发明在于提供一种鳍式场效应晶体管的制造方法，包括：S1：提供半导体衬底，在半导体衬底上形成多条鳍体，所述多条鳍体并行排列，在所述鳍体的底部形成绝缘层，以隔离各所述鳍体；S2：形成多条多晶硅栅行，所述多条多晶硅栅行并行排列，且所述多条多晶硅栅行的长度方向和所述多条鳍体的长度方向垂直排列，而在所述多条多晶硅栅行和所述多条鳍体的交叉区域分别形成伪栅极结构，在鳍体上的伪栅极结构的两侧形成源区或漏区，且源区或漏区中形成有嵌入式外延层，在源区或漏区的表面形成依次形成侧墙和接触刻蚀停止层；S3：形成第一层间介质层，并进行平坦化，所述第一层间介质层填充半导体衬底上的所述多条多晶硅栅行以及所述多条鳍体之间的间隙，并覆盖所述伪栅极结构；S4：对第一层间介质层进行光刻刻蚀工艺直至将源区或漏区顶部表面的侧墙和接触刻蚀停止层全部去除；S5：对源区或漏区表面的侧墙和接触刻蚀停止层继续刻蚀，直至将源区或漏区顶部表面及侧部表面的顶部部分的侧墙和接触刻蚀停止层全部去除，但保留源区或漏区的侧部表面的底部部分的接触刻蚀停止层和侧墙，并同时去除相邻鳍体上的源区或漏区之间的第一层间介质层上的接触刻蚀停止层；S6：形成一层金属层，并进行退火工艺，使金属层与源区或漏区裸露出的多晶硅反应形成金属硅化物层，金属硅化物层包覆裸露的源区或漏区的表面；S7：去除未反应的金属层，将形成的金属硅化物层裸露出来；S8：形成层间介质层，并进行平坦化工艺以形成第二层间介质层，使第二层间介质层填充多晶硅栅行之间的间隙；以及S9：对第二层间介质层进行光刻刻蚀工艺使部分金属硅化物层裸露出来而在源区或漏区上形成槽，将导电材料填充于槽内，并进行平坦化而形成接触槽，以将源区或漏区的硅引出而引出源区或漏区。

更进一步的，绝缘层采用浅沟槽场氧。

更进一步的，嵌入式外延层包括嵌入式SiGe外延层和嵌入式SiP外延层。