[发明专利]半导体结构的制造方法

说明书

本申请公开了一种半导体结构的制造方法和半导体结构，该半导体结构包括：一半导体鳍部，设置于一基底上方；一金属栅极堆叠，设置于半导体鳍部上方；一外延源极/漏极(S/D)特征部件，设置于半导体鳍部上方，且相邻于金属栅极堆叠；以及一介电特征部件，嵌入半导体鳍部内，其中外延源极/漏极(S/D)特征部件的下表面设置于介电特征部件的上表面上，且外延源极/漏极(S/D)特征部件的侧壁延伸而定义出介电特征部件的侧壁。

技术领域

本发明实施例涉及一种半导体技术，且特别涉及一种半导体结构的制造方法。

背景技术

半导体集成电路(integrated circuit,IC)产业经历了指数增长。集成电路(IC)材料与设计的技术进展已产生几世代的集成电路(IC)，其中每一世代都比前一世代具有更小、更复杂的电路。在集成电路(IC)发展中，通常功能密度(即，每个芯片区的内连接装置的数量)增加，而几何尺寸(即，可使用制造工艺所产生的最小特征部件(或线))却减小。此微缩工艺通常通过提高生产效率与降低相关成本而带来收益。此微缩也增加了加工与制造集成电路(IC)的复杂性。

举例来说，随着特征部件尺寸的不断缩小，外延源极/漏极(S/D)特征部件的制造变得更具挑战性。特别地，半导体装置制造的主要目的仍为降低短通道效应(short-channel effect,SCE)，例如漏极引使能障下降(drain-induced barrier lowering,DIBL)，特别是对于包括重掺杂源极/漏极(S/D)特征部件的装置而言。虽然目前外延源极/漏极(S/D)特征部件的形成方法通常足够充分，然其并非在所有方面都完全令人满意。

发明内容

一种半导体结构的制造方法，包括：形成一虚置栅极结构于一半导体层上；形成一沟槽于半导体层内且相邻于虚置栅极结构；形成一介电层于沟槽内，使介电层的上表面位于半导体层的上表面下方；形成一外延源极/漏极(S/D)特征部件于沟槽内的介电层上；以及在形成外延源极/漏极特征部件之后，以一金属栅极结构取代虚置栅极结构。

一种半导体结构，包括：一半导体基底；一鳍部，设置于一半导体基底上；一高k值金属栅极结构(HKMG)，设置于鳍部上，其中高k值金属栅极结构横越鳍部的一通道区；一源极/漏极(S/D)特征部件，设置于鳍部内，其中源极/漏极特征部件包括一顶部部分，设置于一底部部分上方，且其中顶部部分及底部部分具有不同的成分；以及一介电层，设置于鳍部内且位于源极/漏极特征部件下方，其中源极/漏极特征部件的下表面定义出介电层的上表面。

一种半导体结构，包括：一半导体鳍部，设置于一基底上；一金属栅极堆叠，设置于半导体鳍部上；一外延源极/漏极(S/D)特征部件，设置于半导体鳍部上且相邻于金属栅极堆叠；以及一介电特征部件，埋设于半导体鳍部内，其中外延源极/漏极特征部件的下表面位于介电特征部件的上表面上，且其中外延源极/漏极特征部件的侧壁延伸定义出介电特征部件的侧壁。

附图说明

图1是示出根据本公开内容不同形态的半导体装置的制造方法实施例。

图2是示出根据本公开内容不同形态的半导体装置实施例的立体示意图。

图3A、图4A、图5A、图5B、图6A、图6B、图7A、图8A及图8B是示出根据本公开内容不同形态，在图1所示方法的中间操作步骤过程沿着图2中AA’线的剖面示意图。

图3B、图4B、图5C、图5D、图6C、图7B、图8C及图8D是示出根据本公开内容不同形态，在图1所示方法的中间操作步骤过程沿着图2中BB’线的剖面示意图。

图3C、图7C及图8E是示出根据本公开内容不同形态，在图1所示方法的中间操作步骤过程沿着图2中CC’线的剖面示意图。

其中，附图标记说明如下：

100：方法

102,104,106,107,108,110,112：操作步骤