[发明专利]半导体器件

说明书

半导体器件。本文提供了一种半导体器件，所述半导体器件包括：沟道层；数据存储层，所述数据存储层围绕所述沟道层并且沿着沟道层延伸；层间绝缘层，所述层间绝缘层围绕数据存储层并且沿着沟道层层叠，其中，所述层间绝缘层彼此间隔开，其中，在所述层间绝缘层之间设置导电区域；导电图案，所述导电图案被设置在导电区域中并且围绕数据存储层；缓冲图案，所述缓冲图案被设置在所述层间绝缘层与所述数据存储层之间，并且围绕数据存储层，其中，各个缓冲图案包括致密区域，其中，所述缓冲图案通过导电区域彼此间隔开；以及阻挡绝缘图案，所述阻挡绝缘图案被设置在所述导电图案与所述数据存储层之间并且围绕所述数据存储层。

本申请是申请日为2016年10月20日、申请号为201610917261.9、发明名称为“半导体器件及其制造方法”的发明专利申请的分案申请。

技术领域

本公开的各种实施方式涉及半导体器件及其制造方法，并且更具体地，涉及包括围绕沟道层的导电图案的半导体器件及其制造方法。

背景技术

半导体器件可以包括能够存储数据的存储器件。存储器件可以包括存储单元。存储单元可以以三维布置。为了改善这种存储单元的操作特性，需要各种技术发展。在这种情况下，存储单元可以被联接至围绕沟道层的导电图案。

发明内容

本公开的实施方式提供了一种半导体器件，所述半导体器件包括：沟道层；数据存储层，所述数据存储层围绕所述沟道层并且沿着沟道层延伸；层间绝缘层，所述层间绝缘层围绕数据存储层并且沿着沟道层层叠，其中，所述层间绝缘层彼此间隔开，其中，在所述层间绝缘层之间设置导电区域；导电图案，所述导电图案被设置在导电区域中并且围绕数据存储层；缓冲图案，所述缓冲图案被设置在所述层间绝缘层与所述数据存储层之间，并且围绕数据存储层，其中，各个缓冲图案包括致密区域，其中，所述缓冲图案通过导电区域彼此间隔开；以及阻挡绝缘图案，所述阻挡绝缘图案被设置在所述导电图案与所述数据存储层之间并且围绕所述数据存储层。

本公开的实施方式提供了一种半导体器件的制造方法，所述制造方法包括以下步骤：交替地层叠第一层和第二层；形成穿过所述第一层和所述第二层的孔；在所述孔的侧壁上形成缓冲层；使所述缓冲层中的悬空键(dangling bond)固化以在所述缓冲层中形成第一致密区域；在第一致密区域上形成数据存储层；以及在数据存储层上形成沟道层。

附图说明

现在，将参照附图在下文中更充分地描述示例实施方式；然而，这些示例实施方式可以以不同的形式来实施，而不应解释为限于本文所阐述的实施方式。相反，提供这些实施方式使得本公开全面且完整，并向本领域技术人员充分地传达示例实施方式的范围。

在附图中，为图示的清楚起见，可能夸大尺寸。应当理解，当元件被称为“在”两个元件“之间”时，可以只有该元件在两个元件之间，或者也可以存在一个或更多个中间元件。在所有附图中，相同的附图标记表示相同的元件。

图1A、图1B、图1C、图1D是示出根据本公开的实施方式的半导体器件的存储单元的截面图；

图2A、图2B、图2C是示出根据本公开的实施方式的具有包括存储单元的各种结构的存储串的立体图；

图3A、图3B、图3C、图3D、图3E、图3F、图3G是示出用于制造根据本公开的实施方式的半导体器件的方法的截面图；

图4A和图4B是示出用于制造根据本公开的实施方式的半导体器件的方法的截面图；

图5A和图5B是示出用于制造根据本公开的实施方式的半导体器件的方法的截面图；

图6A和图6B是示出用于制造根据本公开的实施方式的半导体器件的方法的截面图；

图7是示出根据本公开的实施方式的存储系统的框图；以及

图8是示出根据本公开的实施方式的计算系统的框图。

具体实施方式