[发明专利]基于FFT算法的复序列互相关在FPGA上的加速实现方法及系统

说明书

本发明公开了基于FFT算法的复序列互相关在FPGA上的加速实现方法及系统，所述方法包括以下步骤：FFT运算步骤，利用FFT算法分别将两个待互相关的复序列从时域转换到频域；共轭点乘运算步骤，将两个完成时域到频域转换的复序列在频域进行共轭点乘运算；IFFT运算步骤，利用IFFT算法将共轭点乘运算结果从频域变换到时域，得到时域复序列；能量计算步骤，计算出IFFT运算步骤得到的时域复序列中每个点的能量，并输出能量结果序列；判决步骤，搜索出能量计算步骤中所得到的能量最大值，该能量最大值的点所在的位置即为两个复序列相关性最大点的位置。本发明能够大大减少乘法运算次数，真正做到低延时、高效率及时序易收敛。

技术领域

本发明涉及数字信号处理领域，具体涉及一种基于FFT算法的复序列互相关在FPGA上的加速实现方法及系统。

背景技术

信号处理领域中根据处理信号的类型，分为模拟信号处理与数字信号处理，数字信号处理是研究如何用数字或符号序列来表示信号以及如何对这些序列进行处理的一门学科。相比于模拟信号处理领域，数字信号处理具有精度高、可靠性高、灵活性强、便于大规模集成化、便于加密处理以及低频信号处理成其优越。由于数字信号本身的特点以及高速数字计算机和微处理的应用，使得一些数字信号处理算法应运而生。

FPGA(Field－Programmable Gate Array)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。以硬件描述语言(Verilog或VHDL)进行电路设计，可以经过简单的综合与布局，快速的烧录至FPGA上进行测试，完成产品的快速成型。FPGA所有逻辑单元均由时钟驱动来工作，所有电路行为均并行执行，这使得基于FPGA来做算法(硬件加速)成为主流。

现有技术中，目前类似的专利技术如专利名称为：一种基于FPGA实现互相关运算的方法，公开号为108089839A，其公开了一种基于FPGA实现互相关运算的方法，其有以下两个主要特征：1、该运算方法通过AD采样模块进行数据采集，将模拟信号转换为数字信号，然后利用FPGA硬件资源丰富的特点，采用硬件电路实现两路信号的互相关运算；2、该方法比传统的从FPGA的RAM地址取出单一数据进行乘累加运算具有更高的速度和效率，可以充分利用FPGA并行运算的特点，降低运算时间。

上述公开专利申请中，其设计架构如图1所示，基于FPGA硬件平台，AD采集后得到的是两路实序列，系统只能处理两路实序列的互相关，运算直接在时域展开，具体地，根据序列的类型，分为实数序列及复数序列：

两个实离散时间序列x(n)与y(n)的互相关函数定义为：

定义x(n)为本地短序列，n＝0,1,…,N-1,短序列长度为N；

定义y(n)为待检长序列，n＝0,1,…,M-1,长序列长度为M；

实序列x(n)与y(n)互相关实域计算结构如图2所示，完成一次实序列x(n)与y(n)的互相关计算，所需乘法次数为：N*(M-N)。

两个复离散时间序列a(n)与y(n)的互相关函数定义为：

其中，a(n)＝R_a(n)+jI_a(n)；b(n)＝R_b(n)+jI_b(n)

定义a(n)为本地短复序列，n＝0,1,…,N-1,短序列长度为N；

定义b(n)为待检长复序列，n＝0,1,…,M-1,长序列长度为M；