[发明专利]神经网络硬件加速器

说明书

本申请公开了一种神经网络硬件加速器，属于硬件加速技术领域。所述神经网络硬件加速器包括N个计算通道和N个数据整理通道，N个计算通道和N个数据整理通道一一对应连接。该神经网络硬件加速器工作时，每一个寄存器R会将输入数据延迟一个周期再输出给相应的数据通路，由寄存器R延迟输出所造成的数据通路输出数据的时间差通过数据整理通道补齐。在本申请实施例中，通过寄存器R的延时输出作用，可以缩短神经网络硬件加速器输入和输出数据的时间跨度，使该神经网络硬件加速器的工作频率更高。

技术领域

本申请涉及硬件加速技术领域，特别涉及一种神经网络硬件加速器。

背景技术

神经网络硬件加速器一般具有多个数据通路，数据通路用于对神经网络的输入数据进行计算。多个数据通路并行计算，可以提高计算效率。

相关技术中，随着数据通路个数的增加，神经网络的输入端至每个数据通路的输入端的布线会延长。这种情况下，神经网络的输入数据输入至多个数据通路的时刻不同，从而导致多个数据通路输出数据的时刻不同，使神经网络加速器的工作频率无法提升。

发明内容

本申请实施例提供了一种神经网络硬件加速器，该神经网络硬件加速器输出数据的时间跨度较短，工作频率更高。所述技术方案如下：

第一方面，提供了一种神经网络硬件加速器，包括：N个计算通道和N个数据整理通道，所述N为大于或等于2的整数，所述N个计算通道和所述N个数据整理通道一一对应；

所述N个计算通道中的每个计算通道包括寄存器R和数据通路，所述寄存器R的输出端与所述数据通路的输入端连接；

所述N个计算通道中的第一个计算通道的寄存器R的输入端用于输入神经网络的输入数据，所述N个计算通道中的第i个计算通道的寄存器R的输入端与第i-1个计算通道的寄存器R的输出端连接，所述i为大于或等于2且小于或等于N的整数；

所述N个计算通道中的每个计算通道的数据通路的输出端与对应的数据整理通道的输入端连接，所述N个数据整理通道中的每个数据整理通道用于将输入的数据延迟至少一个时钟周期后输出，以使所述N个数据整理通道的输出端同时输出数据。

在本申请中，当第一个计算通道的寄存器R输入数据后，第一个计算通道的寄存器R可以将该输入数据传递至第一个计算通道的数据通路和第二个计算通道的寄存器R。第二个计算通道的寄存器R输入数据后，可以将该输入数据传递至第二个计算通道的数据通路和第三个计算通道的寄存器R，以此类推。在此过程中，每一个寄存器R会将输入数据延迟一个周期再输出给相应的数据通路，由寄存器R延迟输出所造成的数据通路输出数据的时间差通过数据整理通道补齐。在本申请实施例中，通过寄存器R的延时输出作用，可以缩短神经网络硬件加速器输入数据和输出数据的时间跨度。随着神经网络硬件加速器输出数据的时间跨度变短，该神经网络硬件加速器的工作频率就会更高，峰值算力也更高。

可选地，所述N个数据整理通道中的第一个数据整理通道具有N+X个串联的寄存器R；所述N个数据整理通道中的第i个数据整理通道具有N+1-i+X个串联的寄存器R；所述X为大于或等于零的整数。

可选地，数据在所述N个数据整理通道中的每个数据整理通道中任意两个相邻的寄存器R之间的传输时间小于一个时钟周期。

可选地，数据在所述第i个计算通道的数据通路的输出端与对应的数据整理通道的输入端之间的传输时间，以及数据在所述第i个计算通道的寄存器R的输出端与数据通路的输入端之间的传输时间之和小于一个时钟周期；

数据在所述第一个计算通道的数据通路的输出端与对应的数据整理通道的输入端之间的传输时间，以及数据在所述第一个计算通道的寄存器R的输出端与数据通路的输入端之间的传输时间之和小于一个时钟周期。

可选地，数据在所述第i个计算通道的寄存器R的输入端与所述第i-1个计算通道的寄存器R的输出端之间的传输时间小于一个时钟周期。