[发明专利]一种时钟振荡器电路、电荷泵电路及Flash芯片

说明书

本发明公开了一种时钟振荡器电路、电荷泵电路及Flash芯片，时钟振荡器OSC产生的第一时钟脉冲CLK，不直接输入至给电荷泵Charge pump，而是经过电平保持模块处理后得到第二时钟脉冲CLKm，再输入至电荷泵Charge pump，经处理后的第二时钟脉冲CLKm，在时钟使能EN=0后，可保持原电平，使电荷泵Charge pump接收到的时钟脉冲等于前一个接收到的时钟脉冲，防止电荷泵Charge pump的输出电压VPP因时钟引起过冲的问题。

技术领域

本发明涉及半导体集成电路技术领域，尤其涉及的是一种时钟振荡器电路、电荷泵电路及Flash芯片。

背景技术

Flash 外围电路中，电荷泵为Flash 提供读，写，擦时所需的高压或负压，对电荷泵产生的电压，例如给Flash Word Line 的电压，要求电压可调，建立时间短，纹波小，特别是在读操作时，对纹波的要求更加严格。

如图1所示，通常电荷泵输出电压VPP达到目标电压后，会关闭时钟振荡器OSC的使能EN，即关闭时钟CLKx（x=0或1）输入，电荷泵Charge pump即停止工作，输出电压VPP不会再上升。但是，在实际运用中，Charge pump 在时钟CLKx的上升沿及下降沿都会进行pump 动作，输出电压VPP在一个时钟周期内会上升两个台阶step，时钟在关闭的同时，如果时钟电平不是使能关闭后的电平，必将因使能的关闭多一个上升沿或下降沿，这个多出来的时钟沿将使得Charge pump 输出电压VPP超过目标值1个台阶step电压，即产生过冲。

因此，现有的技术还有待于改进和发展。

发明内容

本发明的目的在于提供一种时钟振荡器电路、电荷泵电路及Flash芯片，旨在解决现有的时钟振荡器使能关闭时，引起时钟脉冲多一个下降沿或上升沿导致电荷泵电压过冲的问题。

本发明的技术方案如下：一种时钟振荡器电路，其中，包括：

时钟振荡器OSC，用于产生第一时钟脉冲CLK；

电平保持模块，用于将时钟振荡器OSC产生的第一时钟脉冲CLK处理得到第二时钟脉冲CLKm；

所述时钟振荡器OSC与电平保持模块连接，时钟振荡器OSC接收时钟使能EN，产生第一时钟脉冲CLK，第一时钟脉冲CLK经过电平保持模块处理后得到第二时钟脉冲CLKm，第二时钟脉冲CLKm输入到电荷泵Charge pump；当时钟使能EN为0时，经过电平保持模块的处理，使电荷泵Charge pump接收到的时钟脉冲等于前一个接收到的时钟脉冲。

所述的时钟振荡器电路，其中，所述电平保持模块包括第一与非门、第二与非门和第一非门，所述第一与非门的第一输入端连接时钟振荡器OSC输出的第一时钟脉冲CLK，第一与非门的第二输入端连接第二与非门的输出端，第一与非门的输出端连接第一非门的输入端，第一非门的输出端连接电荷泵Charge pump的输入端，第一与非门的输出端连第二与非门的第一输入端，时钟使能EN经过第七非门的逻辑处理后输入至第二与非门的第二输入端。

所述的时钟振荡器电路，其中，所述电平保持模块包括第二非门、第三与非门、第四与非门和第三非门，所述第二非门的输入端连接时钟振荡器OSC输出的第一时钟脉冲CLK，第二非门的输出端与第三与非门的第一输入端连接，第三与非门的第二输入端连接第四与非门的输出端，时钟使能EN经过第七非门的逻辑处理后输入至第四与非门的第二输入端，第四与非门的第一输入端连接第三与非门的输出端，第三与非门的输出端与第三非门的输入端连接，第三非门的输出端连接电荷泵Charge pump的输入端。