[发明专利]一种计数方法以及计数装置

说明书

本发明提供了一种计数方法及计数装置，适用于计数集成电路的阶层数。计数方法包括在图形使用者界面上点选集成电路的起始线段；判断起始线段是否为浮接；当判断起始线段耦接至第一装置时，将第一装置存储于装置寄存器；将阶层数加一作为与第一装置对应的第一阶层数；将除了起始线段以外的第一装置耦接的所有线段，存储于第一耦接寄存器；从第一耦接寄存器中选择第一线段；判断第一线段是否为浮接；以及当判断第一线段并非浮接时，将第一阶层数在图形使用者界面上显示于第一线段上。本发明提出的计数方法以及计数装置能够计数信号路径上所经过的阶层数，方便设计者得知具有最大延迟时间的路径，进而降低审视集成电路的时间，并大幅提升设计效率。

技术领域

本发明涉及一种计数方法以及计数装置，特别涉及一种在图形使用者界面上计数信号路径上所经过的单元阶层数的计数方法以及计数装置。

背景技术

由于电路中的每一个单元都会造成信号的延迟，因此在设计电路的过程中，往往需要计算信号路径上经过多少个装置，以利于找出延迟时间最长的路径。此外，由于电路设计日益复杂，若要找出最大延迟时间的路径需要花费设计者以及审阅者许多的时间，因此有必要针对如何找出具有最大延迟时间的路径的方法进行最佳化。

发明内容

本发明提出的计数方法以及计数装置能够计数信号路径上所经过的阶层数，使得设计者可根据计数结果而得知具有最大延迟时间的路径，进而降低设计者以及审阅者审视集成电路的时间，并大幅提升设计效率。

有鉴于此，本发明提出一种计数方法，适用于计数一集成电路的一阶层数。上述计数方法包括：在一图形使用者界面上点选上述集成电路的一起始线段；判断上述起始线段是否为浮接；当判断上述起始线段耦接至一第一装置时，将上述第一装置存储于一装置寄存器(register)；将上述阶层数加一且存储为于上述第一装置对应的一第一阶层数；将除了上述起始线段以外的上述第一装置耦接的所有线段，存储于一第一耦接寄存器；从上述第一耦接寄存器中选择一第一线段；判断上述第一线段是否为浮接；以及当判断上述第一线段并非浮接时，将上述第一阶层数在上述图形使用者界面中的上述第一线段上显示。

本发明还提出一种计数装置，适用于计数一集成电路的一阶层数。上述计数装置包括一机器可读取存储介质以及一处理器。上述机器可读取存储介质用以存储一程序码。上述处理器存取上述程序码而执行多个步骤，其中上述步骤包括：在一图形使用者界面上点选上述集成电路的一起始线段；判断上述起始线段是否为浮接；当判断上述起始线段耦接至一第一装置时，将上述第一装置存储于一装置寄存器；将上述阶层数加一且存储为于上述第一装置对应的一第一阶层数；将除了上述起始线段以外的上述第一装置耦接的所有线段，存储于一第一耦接寄存器；自上述第一耦接寄存器选择一第一线段；判断上述第一线段是否为浮接；以及当判断上述第一线段并非浮接时，将上述第一阶层数在上述图形使用者界面中的上述第一线段上显示。

本发明提出的计数方法以及计数装置能够计数信号路径上所经过的阶层数，使得设计者可根据计数结果而得知具有最大延迟时间的路径，进而降低设计者以及审阅者审视集成电路的时间，并大幅提升设计效率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1A及图1B为根据本发明的一实施例所述的计数方法的流程图；

图2为根据本发明的一实施例所述的集成电路的电路图；

图3为根据本发明的一实施例所述的计数装置的方块图。

附图标号：

100：计数方法

S101～S115：步骤流程

200：集成电路