[发明专利]一种检测PMOS器件NBTI退化的电路

说明书

本发明提供一种检测PMOS器件NBTI退化的电路，包括：第一D触发器、第二D触发器以及包含多个被测PMOS器件的反相器链，反相器链中的每个反相器包括至少一个被测PMOS器件；反相器链的输出端与第一D触发器的时钟输入端相连接；除反相器链的输出端以外的任一反相器的输出端与第二D触发器的时钟输入端相连接；第一D触发器的Q信号输出端和第二D触发器的Q信号输出端通过至少一个异或门与反相器链的输入端相连接。本发明提供的电路是将占空比的测量转化为环形振荡器振荡周期的测量电路，通过得到的环形振荡周期可以直接计算得到反相器链的占空比的方法，从而能直观评估PMOS器件的NBTI退化效应，检测的时效性高且方便快捷。

技术领域

本发明涉及电子电路技术领域，尤其涉及一种检测PMOS器件NBTI退化的电路。

背景技术

随着集成电路工艺技术的不断发展，器件特征尺寸不断缩小，各种可靠性问题也接踵而至。由于栅氧化层材料、制备工艺和厚度改变，针对PMOS器件的负偏置温度不稳定(Negative Bias Temperature Instability，NBTI)效应越来越严重，NBTI效应会引起PMOS器件阈值电压的漂移，从而造成电路中的PMOS器件的驱动能力下降，不断增大数字电路的延时，最终会导致芯片因违反时序而失效。

目前，对PMOS器件NBTI退化的检测，是通过对单个PMOS器件施加应力，并在断开应力的情况下通过测量器件的电学特性来表征PMOS器件的特性退化，即所谓的应力-测试-应力(Stress-Measure-Stress)方法。

由于现有的检测方法，仅能对单个的PMOS器件进行独立的应力测试试验，是一种离线的测试方法，不能反映出实际电路运行中含PMOS器件NBTI退化的情况。

发明内容

针对现有技术存在的问题，本发明实施例提供一种检测PMOS器件NBTI退化的电路。

本发明提供一种检测PMOS器件NBTI退化的电路，包括：第一D触发器、第二D触发器以及包含多个被测PMOS器件的反相器链，所述反相器链中的每个反相器包括至少一个所述被测PMOS器件；所述反相器链的输出端与所述第一D触发器的时钟输入端相连接；除所述反相器链的输出端以外的任一反相器的输出端与所述第二D触发器的时钟输入端相连接；所述第一D触发器的Q信号输出端和所述第二D触发器的Q信号输出端通过至少一个异或门与所述反相器链的输入端相连接。

根据本发明提供的一种检测PMOS器件NBTI退化的电路，还包括第一异或门和第二异或门；所述第一异或门的第一输入端与所述第一D触发器的Q信号输出端相连接，所述第一异或门的第一输入端与所述第二D触发器的Q信号输出端相连接；所述第二异或门的第一输入端与所述第一异或门的输出端相连接，所述第二异或门的第二输入端与选择信号端相连接；所述第二异或门的输出端与所述反相器链的输入端相连接。

根据本发明提供的一种检测PMOS器件NBTI退化的电路，还包括设置于所述第一D触发器和所述第一异或门之间的至少一个多路分离器；所述多路分离器的0输入端与所述第一D触发器的所述时钟输入端相连接；所述多路分离器的1输入端与所述第一D触发器的所述Q信号输出端相连接；所述多路分离器的控制输入端与第一复位信号端相连接；所述多路分离器的输出端与所述第一异或门的第一输入端相连接。

根据本发明提供的一种检测PMOS器件NBTI退化的电路，还包括设置于所述反相器链与所述第二D触发器之间的第三异或门；所述第三异或门的第一输入端与所述选择信号端相连接；所述第三异或门的第二输入端与所述除所述反相器链的输出端以外的任一反相器的输出端相连接；所述第三异或门的输出端与所述第二D触发器的时钟输入端相连接。