[发明专利]芯片子系统验证方法和装置

说明书

本发明提供了一种芯片子系统验证方法和装置。本发明的方法包括以下步骤：构建基于VIP测试的测试序列、虚拟序列器和激励主机，所述虚拟序列器用于接收所述测试序列且耦接所述激励主机，所述激励主机适于向芯片的待验证子系统输入激励；构建基于C测试的仿真平台，所述仿真平台适于向所述子系统提供配置信息；构建基于VIP测试的响应从机，用于替代存储器及存储控制器；以及使用所述虚拟序列器、激励主机及响应从机形成验证环境，并与所述测试序列和仿真平台组成验证平台，对所述子系统进行验证。

技术领域

本发明主要涉及芯片验证领域，尤其涉及一种芯片子系统验证方法和装置。

背景技术

随着芯片集成化趋势的发展，越来越多的IP(Intellectual Property)模块和子系统(Subsys)需要通过内部高速总线与DDR进行数据交互。由于IP Vendor技术的发展和业务的独立，差异化的子系统也成为体现片上系统(System on Chip,SoC)核心竞争力的关键。然而实际工程中制约子系统性能的瓶颈，往往集中在DDR频繁访问期间，如何验证子系统在DDR性能场景中的bug成为SoC系统集成中一个具有挑战性的问题。

SoC芯片的系统验证平台通常有C测试(C test)和UVM(Universal VerificationMethodology，通用验证方法学)VIP(Verify Intellectual Property)测试两种验证策略。在单一的场景下，C测试需要验证真实具体的子系统和CPU、存储器之间的交互和访问，即功能的正确；在不同的场景下，UVM VIP测试需要验证虚拟抽象的子系统和总线、存储器之间的制约和限制，即性能的瓶颈。

这两种策略往往是以协同验证的方式来开展，其目的便是相互补充以提高验证完备性。然而即使两种策略共同进行，依然会有细节不能保证。具体来说，C测试展现具体的场景，需要体现各IP模块的真实行为。验证人员对于不同场景下模块间的配合比较模糊，对于构造出的场景无法进行有效的性能验证。另一方面，UVM VIP测试模拟抽象的场景，需要模仿各IP的虚拟行为。这对验证人员对于不同IP的熟悉程度提出了很高的要求，尤其是验证人员对于场景的分解往往会有疏漏或者理解分歧。

基于现有性能验证策略，整个SoC系统验证对于UVM VIP测试验证策略有较强的依赖，且子系统行为存在真实性的相关问题。但如果对子系统单独进行C测试性能验证，则无法构造出特定性能场景。如子系统对于存储器带宽要求较高，此时其余系统耦合到子系统的延迟对于子系统功能会有较明显影响。

发明内容

本发明要解决的技术问题是提供一种芯片子系统验证方法和装置，可以提高子系统验证的完备性。

为解决上述技术问题，本发明提供了一种芯片子系统验证方法，包括以下步骤：构建基于VIP测试的测试序列、虚拟序列器和激励主机，所述虚拟序列器输入所述测试序列且耦接所述激励主机，所述激励主机适于向芯片的待验证子系统输出激励；构建基于C测试的仿真平台，所述仿真平台适于向所述子系统提供配置信息；构建基于VIP测试的响应从机，用于替代存储器及存储控制器；以及使用所述虚拟序列器、激励主机及响应从机形成验证环境，并与所述测试序列和仿真平台组成验证平台，对所述子系统进行验证。

在本申请的一实施例中，构建基于VIP测试的激励主机的步骤包括：在所述激励主机中构建序列器、驱动器和监测器和配置器。

在本申请的一实施例中，构建基于VIP测试的响应从机，用于替代存储器及存储控制器的步骤包括：公共的顶层文件在实例化待验证的芯片硬件代码时，声明响应从机，以替代存储器硬件代码；在公共的顶层环境中，将所述芯片的通信接口与所述响应从机的虚拟通信接口连接，并通过系统函数传入所述验证环境中；在测试用例中实例化验证环境，并将所述验证环境与所述顶层文件中的响应从机连接；根据对所述响应从机的配置项模拟存储器；在所述验证环境中实例化响应从机配置和响应从机，并通过环境配置组件将配置项传递给所述响应从机；在所述验证环境中将测试序列与所述响应从机中的序列器相连接；以及将所述响应从机配置为响应来自所述测试序列中的序列。