[发明专利]校正时钟占空比的电路及其校正控制方法和装置

权利要求书

1.一种校正时钟占空比的电路，其特征在于，包括：时钟延迟校正电路、脉宽生成电路、积分电路、比较器电路和状态机电路；

所述时钟延迟校正电路包括用于输入原始四相时钟信号的校正输入端、用于输出校正四相时钟信号的校正输出端和用于输入时钟延迟校正控制信号的校正控制端；

所述脉宽生成电路、所述积分电路、所述比较器电路和所述状态机电路依次串联在所述校正输出端和所述校正控制端之间；所述脉宽生成电路包括用于输入所述校正四相时钟信号中的任意两路信号作为触发信号的输入端、用于利用所述触发信号的上升沿输出具有固定时钟周期的脉冲控制信号的输出端；

所述积分电路包括用于输入所述脉冲控制信号的输入端、用于输出带有所述脉冲控制信号的电压信号的输出端；

所述比较器电路包括用于输入所述电压信号的输入端、用于输出比较结果的输出端。

2.根据权利要求1所述的校正时钟占空比的电路，其特征在于，所述积分电路，包括：第一功能模组、第二功能模组和第三功能模组；

其中，所述第一功能模组用于生成所述脉宽生成电路输出的第一触发信号对应的第一触发电压信号；所述第二功能模组用于生成所述脉宽生成电路输出的第二触发信号对应的第二触发电压信号；所述第三功能模组用于为所述第一触发电压信号和所述第二触发电压信号提供基准电位点。

3.根据权利要求2所述的校正时钟占空比的电路，其特征在于，所述第一功能模组包括第一支路，所述第二功能模组包括第二支路，所述第三功能模组包括第三支路；

所述第一支路、所述第二支路和所述第三支路并联在存储芯片的工作电压端和公共接地端之间；

所述第一支路包括串联连接的第一PMOS管和第一NMOS管；其中，所述存储芯片的第一控制端连接所述第一PMOS管的栅极，所述脉宽生成电路的第一输出端连接所述第一NMOS管的栅极；

所述第二支路包括串联连接的第二PMOS管和第二NMOS管；其中，所述存储芯片的第二控制端连接所述第二PMOS管的栅极，所述脉宽生成电路的第二输出端连接所述第二NMOS管的栅极；

所述第三支路包括串联连接的第三PMOS管和第三NMOS管；其中，所述公共接地端连接所述第三PMOS管的栅极，所述脉宽生成电路的第三输出端连接所述第三NMOS管的栅极；

所述积分电路的第一电压输出端连接在所述第一PMOS管的漏极和所述第一NMOS管的源极之间；所述第一电压输出端还通过第一电容连接所述公共接地端；

所述积分电路的第二电压输出端连接在所述第二PMOS管的漏极和所述第二NMOS管的源极之间；所述第二电压输出端还通过第二电容连接所述公共接地端。

4.根据权利要求3所述的校正时钟占空比的电路，其特征在于，所述积分电路，还包括：第四NMOS管；

所述第四NMOS管的源极分别连接所述第一NMOS管的漏极、所述第二NMOS管的漏极和所述第三NMOS管的漏极；

所述第四NMOS管的漏极连接所述公共接地端；

所述第四NMOS管的源极连接所述存储芯片的第三控制端。

5.根据权利要求1所述的校正时钟占空比的电路，其特征在于，所述原始四相时钟信号包括：分频器输出的0相位时钟信号、90相位时钟信号、180相位时钟信号和270相位时钟信号；

所述校正四相时钟信号包括：0相位校正时钟信号、90相位校正时钟信号、180相位校正时钟信号和270相位校正时钟信号；

所述时钟延迟校正控制信号包括：90相位时钟校正控制信号、180相位时钟校正控制信号和270相位时钟校正控制信号。