[发明专利]一种基于SRIO协议的存储数据和快速下载方法

权利要求书

1.一种基于SRIO协议的存储数据和快速下载方法，其特征在于：包括需求分析与系统架构设计、系统硬件设计、SRIO转存储协议逻辑设计和软件设计，具体设计如下：

需求分析与系统架构设计：分析基于光纤的机载环境远程数据存储技术研究的典型应用环境和工作状态，分析应用需求，为系统中模块硬件、可编程逻辑和软件功能划分和设计提供依据；

系统硬件设计：系统采用FPGA为主处理芯片，设计DDR缓存和Flash构成最小系统，设计SRIO接口用于载荷数据接收和回放输出、设计多路电子盘用于存储数据、设计光电转换模块实现SRIO信号的光电转换；

SRIO转存储协议逻辑设计：基于FPGA资源设计记录和回放的SRIO接口，SATA存储控制接口，设计接口协议数据转换和数据流控制；

软件设计：软件控制模块工作模式，监控模块状态，设计简洁高效的机载数据文件系统，实现记录载荷数据内容的数据管理功能和数据检索回放功能；

所述系统工作时的功能主要包括高速数据存储和数据回放，所述数据存储时通过光纤SRIO接收高速载荷数据存储到固态存储介质中，数据存储流程包括数据的解析、打包、写盘、数据维护操作，其中数据采集及打包由数据管理逻辑完成，写盘和数据维护由数据管理软件完成，所述数据回放时需要根据指令从盘中获取目标数据，打包为SRIO协议格式，再转换为光纤格式输出，光纤接收高速数据存储系统设计可以根据时间信息、数据类型信息、记录序号信息进行数据检索回传，数据的检索回传主要由数据管理软件完成。

2.根据权利要求1所述的一种基于SRIO协议的存储数据和快速下载方法，其特征在于：所述SRIO转存储协议逻辑设计包括SRIO接口模块、存储接口协议控制模块、操作指令分解模块、缓冲管理模块、读写盘控制应用模块、处理器模块，所述SRIO接口模块通过例化FPGA的GTX接口实现SRIO协议的逻辑层、传输层和物理层，同时实现SRIO链路状态管理；

存储接口协议控制模块：主要实现接口仲裁、读状态机、写状态机以及状态处理，负责将SRIO接口解析的有效数据分解发送到后端多个存储设备，同时将从存储设备获取的数据组织后发送给SRIO接口，传给对端设备；

操作指令分解模块：存储数据时，操作指令分解模块根据后端存储设备数量和存储指令要求，将载荷数据分发到不同的缓冲管理空间中，数据回放时，读取载荷数据对应缓存的反馈状态，满足条件后将数据从缓存取出并向后端输出；

缓冲管理模块：根据逻辑外部挂接的存储接口数量，开辟不同数量的缓冲通道，每个通道的读数据流和写数据流分开控制，每个方向的数据流又分为写入缓冲控制和读出缓冲控制；

读写盘控制应用：读写盘控制应用通过逻辑例化FPGA的GTX接口，实现8路SATAHOST接口，通过SATA接口实现对SSD的读写控制和存储空间控制，数据进入写盘控制应用后进入仲裁读写判断，然后进入读写功能实现状态机；

处理器模块：处理器模块通过逻辑搭建软核处理器，为软件运行提供环境，为软件和逻辑之间信息交互提供通路，为模块提供调试监控接口，便于监控模块状态和故障定位。

3.根据权利要求1所述的一种基于SRIO协议的存储数据和快速下载方法，其特征在于：所述软件设计中设置自定义文件系统，实现存储数据管理功能，包括记录载荷数据，生成文件列表，创建记录索引，更新记录状态，实现循环记录和检索输出功能，完成系统自检测和工作状态管理。

4.根据权利要求1所述的一种基于SRIO协议的存储数据和快速下载方法，其特征在于：所述系统硬件包括FPGA单元、存储单元、光电转换单元、时钟单元、复位单元组成，所述FPGA单元是模块的核心处理控制单元，由FPGA主芯片，DDR3缓存，配置Flash组成，选型FPGA具有16路GTX高速收发器，每路线速率最大支持12.5Gbps，GTX接口使用灵活，可根据需求配置实现多种高速总线协议，本模块中配置实现8路SATAIII接口，线速率6Gbps,对接8路单芯片SSD；实现1路x4SRIO，线速率5Gbps,总带宽20Gbps，用于高速数据回放；实现两路x1SRIO，线速率3.125Gbps，用于接收源端载荷数据，FPGA具有约406K资源，丰富的时钟和BRAM资源，用于实现SRIO协议到SATA的转换，同时逻辑例化软核处理器，运行软件，控制模块状态；

存储单元：存储单元主要设计2片单芯片SSD，每片单芯片SSD标称容量1TB，有效容量不低于标称容量90%，SSD最高支持SATAIII协议，线速率6Gbps，同时向下兼容3Gbps和1.5Gbps，项目设计使用SATAIII，单路读写速度超过300MB/s；

光电转换单元：光电转换单元主要设计光电转换模块，实现SRIO协议的光电转换，光电转换模块选用50/125um的OM3光纤类型，工作波长850nm，支持典型传输速率6.25Gbps，传输距离支持100米到300；

时钟单元：分析模块所需时钟包括FPGA的端单端时钟50MHz,SATA接口差分时钟150MHz,DDR3需要2个差分时钟200MHz,SRIO接口需要1个差分时钟125MHz，时钟单元设计5个晶振做模块频率输入；

复位单元：模块设计看门狗芯片，用于监控应用软件的运行状态，如果出现异常情况，如逻辑加载失败或者工作过程中软件跑死等情况，则触发看门狗复位重新配置FPGA，重新恢复模块功能；

供电单元：模块接收外部5V供电，经过内部二次电源转换为各个芯片工作所需电源。