[发明专利]FPGA芯片及FPGA子芯片的互联方法

说明书

本发明提供了一种FPGA芯片，包括至少两颗FPGA子芯片和至少一条高速串行通道，通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口，其中，所述高速串行通道的数量不小于所述FPGA子芯片的数量，或所述高速串行通道的数量比所述FPGA子芯片的数量少1。所述FPGA芯片中，通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口，相比于采用硅中间层进行互联，在实现相同功能的情况下，减少了FPGA子芯片之间互联线的数量，且无需额外的代工厂进行加工，极大的降低了成本。本发明还提供了一种FPGA子芯片的互联方法。

技术领域

本发明涉及FPGA技术领域，尤其涉及一种FPGA芯片及FPGA子芯片的互联方法。

背景技术

随着通信领域对现场可编程门阵列(Field Programmable GateArray，FPGA)规模需求的持续增长，对FPGA单颗芯片的容量要求也越来越高，但由于受到芯片制造工艺的限制，单颗大尺度芯片的良率呈急剧下降的趋势，极大地增加了芯片的成本，所以通常的做法是用几颗小容量的FPGA芯片合封在一起构成大颗粒的FPGA芯片。

如图1所示，现今用于小容量FPGA之间的互联是采用硅中间层(Interposer)硅通孔技术(Through Silicon Via，TSV)采用并行线直连的方式来实现互联，这样互联线的根数会非常多，而且需要额外代工厂进行加工，极大地增加了成本。

因此，有必要提供一种新型的FPGA芯片及FPGA子芯片的互联方法以解决现有技术中存在的上述问题。

发明内容

本发明的目的在于提供一种FPGA芯片及FPGA子芯片的互联方法，减少FPGA子芯片之间互联线的数量，降低成本。

为实现上述目的，本发明的所述FPGA芯片，包括至少两颗FPGA子芯片和至少一条高速串行通道，通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口，其中，所述高速串行通道的数量不小于所述FPGA子芯片的数量，或所述高速串行通道的数量比所述FPGA子芯片的数量少1。

所述FPGA芯片的有益效果在于：通过所述高速串行通道连接位于不同所述FPGA子芯片上的高速串行接口，相比于采用硅中间层进行互联，在实现相同功能的情况下，减少了FPGA子芯片之间互联线的数量，且无需额外的代工厂进行加工，极大的降低了成本。

优选地，所述FPGA子芯片的数量大于2时，每一个所述FPGA子芯片均与两个所述FPGA子芯片连接。其有益效果在于：使每一个PFGA子芯片的地位等同，实用性更强。

进一步优选地，所述FPGA子芯片之间还通过双向接口连接，以实现所述FPGA子芯片之间的握手控制。

优选地，所述FPGA子芯片的时钟输入管脚与相邻所述FPGA子芯片的时钟输出管脚或片外时钟单元连接。其有益效果在于：便于实现不同的时钟域。

优选地，所述FPGA子芯片包括时钟管理单元，一个所述时钟管理单元与6～10条所述高速串行通道连接，以驱动所述高速串行通道。其有益效果在于：便于减小功耗和面积的开销。

进一步优选地，所述高速串行接口发射端的时钟相位为1，所述高速串行接口接收端的时钟相位为3。其有益效果在于：进一步减小功耗和面积的开销。

进一步优选地，所述时钟管理单元通过时钟树传输时钟信号，以实现对所述高速串行通道的时钟控制。