[发明专利]一种查找表LUT的合并方法、装置及设备

说明书

本申请公开一种查找表LUT的合并方法、装置及设备。该方法包括：获取待合并的LUT中的每个LUT包括的元素组的比例信息；根据所述比例信息，拆分所述每个LUT得到所述每个LUT中的元素组；根据所述比例信息，确定所述每个LUT的排列顺序；根据所述比例信息、所述每个LUT的排列顺序和所述每个LUT中的每个元素组对应的地址组信息，将所述每个LUT中的每个元素组交叉导入到目标LUT中；所述地址组信息用于描述所述每个LUT中的每个元素组的排列顺序；更新所述目标LUT中导入的每个元素组对应的地址组信息，以实现对所述每个LUT的合并。该方法通过对待合并的LUT先拆分再合并得到目标LUT，该目标LUT中的不会产生地址的浪费，由此降低了设计硬件电路的开销。

技术领域

本申请涉及数据处理技术领域，特别是涉及一种查找表LUT的合并方法、装置及设备。

背景技术

随着计算机技术的发展，在人工智能领域(artificial intelligence，AI)，通常需要对大规模的循环神经网络(recurrent neural network，RNN)做硬件加速运算。例如：通过现场可编程逻辑门阵列(field programmable gate array，FPGA)为激活函数做加速运算。具体地，FPGA根据地址信息，在查找表(look-up-table，LUT)中确定该地址对应的内容，进而能够快速准确的获取激活函数的运算结果。

当前，激活函数的种类不同时，FPGA会为每种激活函数均设置一个与该种激活函数对应的LUT。例如：激活函数包括tanh、sigmoid等，FPGA会为tanh设置第一LUT，为sigmoid设置第二LUT。甚至，对于一个激活函数而言，由于查表的算法分段的原因，需要FPGA为该激活函数设置多个LUT。由此，在设计硬件电路时，不仅增加硬件电路的复杂性，而且需要设置多个重复的输出电路。

由此，为了降低硬件电路的复杂性，可以将多个LUT合并为一个新的LUT。以4个长度为6的LUT为例，请参见图1，该图示出了传统方案中合并LUT的方法。

第一种：直接将多个LUT首尾相接合并为新的LUT，但是，FPGA根据地址信息在该新的LUT中确定该地址信息对应的内容时，需要对原地址信息进行加法运算，由此会产生一定的时延。

第二种：先将每个表的长度补充为8(2³)，然后再将各个表首尾相接，但是，该种方式会产生地址的浪费，增加了设计硬件电路的开销。

因此，上述两种方式均不能在低时延、低成本的条件下，对多个LUT进行合并。

发明内容

为了解决上述技术问题，本申请提供了一种查找表LUT的合并方法，该方法通过对待合并的LUT先拆分再合并得到目标LUT，该目标LUT中的不会产生地址的浪费，由此降低了设计硬件电路的开销。

本申请实施例公开了如下技术方案：

第一方面，本申请提供了一种查找表LUT的合并方法，包括：

获取待合并的LUT中的每个LUT包括的元素组的比例信息；

根据所述比例信息，拆分所述每个LUT得到所述每个LUT中的元素组；根据所述比例信息，确定所述每个LUT的排列顺序；

根据所述比例信息、所述每个LUT的排列顺序和所述每个LUT中的每个元素组对应的地址组信息，将所述每个LUT中的每个元素组交叉导入到目标LUT中；所述地址组信息用于描述所述每个LUT中的每个元素组的排列顺序；

更新所述目标LUT中导入的每个元素组对应的地址组信息，以实现对所述每个LUT的合并。

可选的，所述待合并的LUT中的每个LUT包括的一个元素组中的元素个数之和为2^j，其中，j为大于等于1的整数；每个元素组至少包括两个元素；所述根据所述比例信息，拆分所述每个LUT得到所述每个LUT中的元素组，包括：