[发明专利]一种FPGA芯片内各模块之间的布线拥塞优化方法

权利要求书

1.一种FPGA芯片内各模块之间的布线拥塞优化方法，其特征在于：

步骤S1：通过EDA综合工具对FPGA芯片内部若干个电路模块进行预布线，并获取预布线结果；

步骤S2：对预布线结果进行数据分析，获取电路模块间布线方面是否存在拥塞问题，并统计存在布线拥塞的模块；

步骤S3：在存在布线拥塞的电路模块间插入布线优化模块，然后重新进行综合布局布线。

2.根据权利要求1所述的FPGA芯片内各模块之间的布线拥塞优化方法，其特征在于：通过EDA综合工具对FPGA芯片内部若干个电路模块进行预布线，并获取预布线结果之前包括：

通过EDA综合工具将FPGA设计代码转换成FPGA网表电路，并通过EDA综合工具将FPGA网表电路映射到FPGA芯片内部形成完整的电路模块。

3.根据权利要求1所述的FPGA芯片内各模块之间的布线拥塞优化方法，其特征在于：

拥塞问题具体为，因FPGA芯片内部布线资源有限，FPGA内模块间低速并行信号过多导致的布线拥塞，造成布线时间过长、布线结果不满足电路设计时序要求、甚至因无布线线路而导致FPGA芯片布局布线失败。

4.根据权利要求3所述的FPGA芯片内各模块之间的布线拥塞优化方法，其特征在于：

当存在拥塞问题时，步骤S3“在存在布线拥塞的模块间插入布线优化模块”的具体操作为：使用代码分析工具对获取的若干个存在布线拥塞的模块中插入布线优化模块进行优化，使低速并行信号转换成高速串行信号。

5.根据权利要求3所述的FPGA芯片内各模块之间的布线拥塞优化方法，其特征在于：

当不存在拥塞问题时，FPGA芯片内部若干个电路模块继续进行布线，直至布线完毕。

6.根据权利要求2所述的FPGA芯片内各模块之间的布线拥塞优化方法，其特征在于：

所述EDA综合工具为Synplify、Quartus、ISE、Vivado HLS或相关可等效代替工具。

7.根据权利要求2所述的FPGA芯片内各模块之间的布线拥塞优化方法，其特征在于：

通过EDA综合工具将FPGA网表电路进行布局布线后再映射到FPGA芯片内部形成电路模块。

8.根据权利要求4所述的FPGA芯片内各模块之间的布线拥塞优化方法，其特征在于：

使用移位寄存器或相关可等效代替电路实现低速并行信号转换成高速串行信号。

9.根据权利要求1所述的FPGA芯片内各模块之间的布线拥塞优化方法，其特征在于：

对布线方面不存在拥塞问题的电路模块不进行插入布线优化模块。