[发明专利]读写窗口校准电路及方法、存储器、FPGA芯片

权利要求书

1.一种读写窗口校准电路，其特征在于，包括：

校准验证电路，被配置为在当前时钟周期内，验证读数据是否能通过读窗口、写数据是否能通过写窗口；

读写控制时序生成电路，被配置为当所述读数据不能通过所述读窗口时，增大所述读窗口；

所述读写控制时序生成电路，还被配置为当写数据不能通过所述写窗口时，增大所述写窗口；

所述校准验证电路，还被配置为获取所述读写窗口校准电路的工作频率，当所述工作频率小于预设频率时，控制所述读写控制时序生成电路减小所述读窗口和/或所述写窗口，并在下一个时钟周期，重复验证所述读数据是否能通过所述读窗口、所述写数据是否能通过所述写窗口。

2.根据权利要求1所述的读写窗口校准电路，其特征在于，在所述读写控制时序生成电路，被配置为在所述读数据不能通过所述读窗口时，增大所述读窗口的情况下，所述校准验证电路，还被配置为当所述工作频率小于预设频率时，控制所述读写控制时序生成电路减小写窗口。

3.根据权利要求1所述的读写窗口校准电路，其特征在于，在所述读写控制时序生成电路，被配置为在所述读数据不能通过所述写窗口时，增大所述写窗口的情况下，所述校准验证电路，还被配置为当所述工作频率小于预设频率时，控制所述读写控制时序生成电路减小读窗口。

4.根据权利要求1所述的读写窗口校准电路，其特征在于，

所述校准验证电路，还被配置为当所述工作频率大于或等于所述预设频率时，在下一时钟周期，重复验证读数据是否能通过读窗口、写数据是否能通过写窗口。

5.根据权利要求1所述的读写窗口校准电路，其特征在于，

所述校准验证电路，还被配置为当在当前时钟周期内，验证所述读数据不能通过所述读窗口时，确定在当前时钟周期之前的时钟周期，所述读写控制时序生成电路是否减小所述读窗口；

所述校准验证电路，还被配置为在当前时钟周期之前的时钟周期，若所述读写控制时序生成电路未减小所述读窗口，则控制所述读写控制时序生成电路增大所述读窗口；

所述校准验证电路，还被配置为在当前时钟周期之前的时钟周期，若所述读写控制时序生成电路已减小所述读窗口，则输出校准出错。

6.根据权利要求1所述的读写窗口校准电路，其特征在于，

所述校准验证电路，还被配置为当在当前时钟周期内，验证所述写数据不能通过所述写窗口时，确定在当前时钟周期之前的时钟周期，所述读写控制时序生成电路是否减小所述写窗口；

所述校准验证电路，还被配置为在当前时钟周期之前的时钟周期，若所述读写控制时序生成电路未减小所述写窗口，则控制所述读写控制时序生成电路增大所述写窗口；

所述校准验证电路，还被配置为在当前时钟周期之前的时钟周期，若所述读写控制时序生成电路已减小所述写窗口，则输出校准出错。

7.根据权利要求1所述的读写窗口校准电路，其特征在于，

所述校准验证电路，还被配置为当所述工作频率小于预设频率时，确定在当前时钟周期之前的时钟周期，所述读写控制时序生成电路是否增大所述读窗口和所述写窗口；

所述校准验证电路，还被配置为在当前时钟周期之前的时钟周期，若所述读窗口和所述写窗口未均增大，则确定是否可以减小所述读窗口和/或所述写窗口；

所述校准验证电路，还被配置为在可以减小所述读窗口和/或所述写窗口时，控制所述读写控制时序生成电路减小所述读窗口和/或写；

所述校准验证电路，还被配置为在当前时钟周期之前的时钟周期，若所述读写控制时序生成电路已增大所述读窗口和所述写窗口，则输出校准出错。

8.根据权利要求1所述的读写窗口校准电路，其特征在于，

所述校准验证电路，还被配置为当所述读数据能通过所述读窗口、且所述写数据能通过所述写窗口，输出校准成功。