[发明专利]一种基于预处理和简化存储的极化码译码器、译码方法、电子设备及计算机可读存储介质

权利要求书

1.一种基于预处理和简化存储的极化码译码器，其特征在于，包括依次连接的SC译码模块、路径度量值计算模块、路径度量值排序模块、路径扩展与缓存模块、剪枝模块和部分和计算模块；

所述SC译码模块，用于计算各个路径中每个译码比特对应的对数似然比；

所述路径度量值计算模块，用于根据对应路径所译比特的对数似然比，计算相应路径的路径度量值；

所述路径度量值排序模块，用于对每个所述路径度量值进行排序，得到排序路径信息；

所述路径扩展与缓存模块，用于接收到排序路径信息后，将所述排序路径信息按顺序并行保存，同时按照收到的排序信息，对之前存储的路径进行复制和扩展后发送至剪枝模块；

所述剪枝模块用于对复制和扩展的路径进行剪枝，根据列表大小保留所需要的路径，并将保留的路径，发送至并行的部分和计算模块；

所述部分和计算模块用于将已经译出的码子作为输入，通过异或操作和赋值操作，则可得到相应级数的部分和信号，并将部分和信号输出至所述SC译码模块作为下一轮SC译码模块的选通信号，直至N次循环结束后，对得到的译码结果进行输入，其中，N为码长。

2.根据权利要求1所述的基于预处理和简化存储的极化码译码器，其特征在于，所述SC译码模块为树形流水型结构，包括依次连接的第一级fg函数处理电路、第二级fg函数处理电路、第三级fg函数处理电路；

所述第一级fg函数处理电路包括四个并行的fg函数处理单元，用于接收量化好的八个对数似然比，处理后将得到的四个13位宽的内部对数似然比输出至第二级fg函数处理电路；

所述第二级fg函数处理电路包括两个并行的fg函数处理单元，用于接收四个13位宽的内部对数似然比，处理后将得到的两个14位宽的内部对数似然比输出至第三级fg函数处理电路；

所述第三级fg函数处理电路包括一个fg函数处理单元，用于接收两个14位宽的内部对数似然比，处理后将得到的一个15位宽的内部对数似然比输出至路径度量值计算模块。

3.根据权利要求2所述的基于预处理和简化存储的极化码译码器，其特征在于，每个所述fg函数处理单元均包括：一个fg函数运算电路、延时器、第一选择器和第二选择器；

所述fg函数运算电路的f函数输出端连接延时器输入端、fg函数运算电路的g函数输出端连接第一选择器；所述延时器输出端和所述第一选择器输出端连接第二选择器输入端。

4.根据权利要求3所述的基于预处理和简化存储的极化码译码器，其特征在于，fg函数运算电路包括：第一符号剥离电路、第二符号剥离电路、第一异或门、第二异或门、第三选择器、加减法电路；

所述第一符号剥离电路用于对量化好的对数似然比a进行符号位和模值位的分离得到符号位sign(a)和模值mag(a)，并将符号位sign(a)输入至第一异或门，将模值mag(a)输出至第三选择器；

所述第二符号剥离电路用于对量化好的对数似然比b进行符号位和模值位的分离得到符号位sign(b)和模值mag(b)，并将符号位sign(b)输入至第二一异或门，将模值mag(b)输出至第三选择器；

所述加减法电路用于接收对数似然比a和对数似然比b的输入，处理后将a和b加减法结果的最终的进位位Cn和借位位Bn输出至第二异或门，并将a和b的差信号作为U_s取1时g函数的函数值g(U_s＝1)_out，将a和b的和信号作为U_s取0时g函数的函数值g(U_s＝0)_out；

所述第三选择器用于根据模值mag(a)、模值mag(b)、进位位Cn和借位位Bn，选出值mag(a)和mag(b)中模值较小的一个作为f函数的模值输出mag(f)。

5.根据权利要求1所述的基于预处理和简化存储的极化码译码器，其特征在于，所述路径度量值计算模块的路径度量值计算公式为：

其中，

(sign为取符号函数)，

对于信息比特的半决为：