[发明专利]数字滤波器、数字信号处理链路和无线通信系统

说明书

本申请涉及一种数字滤波器、数字信号处理链路和无线通信系统，所述数字滤波器中，内插滤波器对接收到的输入信号进行延迟处理和相加处理，得到对应于各折叠内插滤波器系数的内插相加结果，并根据工作时钟的频率对各内插结果进行分组，在不同的工作时钟下处理各组的内插相加结果，依次得到各组内插乘积，且将所有内插乘积进行相加，得到内插滤波信号，从而可对内插滤波器内的乘法器进行复用，降低DSP资源的使用量。同时，通过设置掩蔽滤波器，从而可采用频率响应掩蔽技术对滤波过程中产生的频谱镜像进行滤除，从而可在保证相同滤波性能的情况下，降低滤波器阶数，从而实现架构简单和可操作性强，极大地降低DSP资源的消耗，并节约硬件成本。

技术领域

本申请涉及无线通信技术领域，特别是涉及一种数字滤波器、数字信号处理链路和无线通信系统。

背景技术

在通信系统中，尤其是5G（5th Generation Mobile Networks，第五代移动通信系统）通信系统中，通常采用窄过渡带数字低通滤波器来进行滤波，以有效地减少或去除有效信号带宽外的噪声信号成分。但是，当数字低通滤波器的过渡带设计得很窄时，滤波器的阶数会非常高，采用直接型滤波器设计结构会消耗大量的DSP（Digital Signal Processing，数字信号处理）资源，导致硬件成本高的问题。

发明内容

基于此，有必要传统数字滤波器存在的硬件成本高的问题，提供一种架构简单、可操作性强、DSP资源使用量低和硬件成本低的数字滤波器、数字信号处理链路和无线通信系统。

一种数字滤波器，包括：

内插滤波器，用于对输入信号依次进行延迟处理和相加处理，得到对应于各折叠内插滤波器系数的内插相加结果，并根据工作时钟的频率对各内插相加结果进行分组，在不同的工作时钟下处理各组内插相加结果，将各内插相加结果与对应的折叠内插滤波器系数相乘，得到各内插乘积，还用于将各内插乘积进行相加，输出相加得到的内插滤波信号；

第一加法器，连接内插滤波器，用于对将输入信号进行延迟处理后得到的输入延迟信号与内插滤波输出信号进行相减，得到互补滤波信号；

掩蔽滤波器，连接第一加法器，用于对互补滤波信号进行滤波，并得到掩蔽滤波信号；

第二加法器，连接掩蔽滤波器，用于将输入信号和掩蔽滤波信号分别再次延迟处理后得到的信号进行相减，得到窄过渡带滤波信号并输出。

在其中一个实施例中，内插滤波器包括：

内插延迟相加模块，分别连接第一加法器和第二加法器，用于对输入信号进行多级延迟，并输出各级延迟的输入延迟信号，以及将对应相同滤波器系数的各输入延迟信号进行相加，得到各折叠内插滤波器系数对应的内插相加结果；

内插数据选择模块，包括内插数据输入端和内插数据输出端，内插数据输出端的数量与工作时钟的频率相对应；每一内插数据输出端与两个或以上的内插数据输入端对应；各内插数据输入端均连接内插延迟相加模块，用于接收各内插相加结果；内插数据输出端连接内插乘法器模块，用于将对应的各内插相加结果逐个输出；

内插系数选择模块，用于输出折叠内插滤波器系数；折叠内插滤波器系数与内插数据选择模块输出的内插相加结果对应；

内插乘法器模块，分别连接内插系数选择模块和内插数据选择模块，用于将各内插相加结果与对应的折叠内插滤波器系数相乘，并得到各内插乘积；

内插乘积相加模块，分别连接内插乘法器模块和第一加法器，用于对各内插乘积进行相加，并输出内插滤波信号。

在其中一个实施例中，内插滤波器还包括：

内插乘积延迟模块，连接在内插乘法器模块和内插乘积相加模块之间，用于将各内插乘积延迟输出至内插乘积相加模块。