[发明专利]半导体器件的制造方法

说明书

本发明提供了一种半导体器件的制造方法，包括提供衬底，所述衬底上形成有第一导电类型外延层，所述第一导电类型外延层中形成有沟槽，所述第一导电类型外延层上形成有硬掩模层；进行第一离子注入工艺，在所述沟槽下方的第一导电类型外延层内形成第二导电类型离子注入层；进行热退火工艺，以激活所述第一离子注入工艺中注入的离子。本发明在沟槽底部的第一导电类型外延层中形成第二导电类型离子注入层并进行退火工艺，降低了沟槽底部的电场强度，提高了沟槽底部的击穿电压，以便在此基础上通过提高所述第一导电类型外延层的掺杂浓度或减薄所述第一导电类型外延层的厚度来减小所述半导体器件的导通电阻。

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件的制造方法。

背景技术

深沟槽MOSFET器件的结构设计不同程度地决定了器件的参数性能，导通电阻Ron作为其中的一个关键参数决定了器件的导通电流和功率损耗，因此降低导通电阻Ron是改善器件性能的重要方法之一。单个器件的导通电阻Ron主要由源区电阻R_N+、沟道电阻R_CH、表面电荷积累层电阻R_A、外延层电阻R_D以及衬底电阻R_SUB组成。其中源区电阻R_N+和表面电荷积累层电阻R_A很小，通常可忽略。同时，对于规格达到70V及以上的器件中，沟道电阻R_CH在导通电阻Ron中的占比很小，而外延层电阻R_D在导通电阻Ron中的占比通常在80％及以上。因此，减小外延层电阻R_D可以有效地减小器件的导通电阻Ron，改善器件性能。

传统的减小外延层电阻R_D方法有三种：第一种方法通过增加外延层的掺杂浓度来减小所述外延层电阻R_D；第二种方法通过减小所述外延层的厚度来减小所述外延层电阻R_D；第三种方法通过增加芯片面积来增加并联单元中的电阻个数来达到降低芯片电阻的目的。然而，增加芯片面积会使单片晶圆产出的芯片数量大幅度减少，因此在工艺可调的情况下通常不会使用此方法。而降低电阻率和降低外延层厚度这两种方法会在降低导通电阻的同时降低所述器件的击穿电压BV，无法让二者达到平衡，从而影响所述器件的性能。

因此，需要一种方法在不降低所述击穿电压BV的同时减小深沟槽MOSFET器件的导通电阻Ron。

发明内容

本发明的目的在于提供一种半导体器件的制造方法，可有效降低沟槽底部的电场强度，提高所述沟槽底部的击穿电压，以便在此基础上提高第一导电类型外延层的掺杂浓度或减薄所述第一导电类型外延层的厚度，进而在不影响所述半导体器件的其他性能的前提下减小所述半导体器件的导通电阻。

为了达到上述目的，本发明提供了一种半导体器件的制造方法，包括：

提供衬底，所述衬底上形成有第一导电类型外延层，所述第一导电类型外延层中形成有沟槽，所述第一导电类型外延层上形成有硬掩模层；

进行第一离子注入工艺，在所述沟槽下方的第一导电类型外延层内形成第二导电类型离子注入层；

进行热退火工艺，以激活所述第一离子注入工艺中注入的离子。

可选的，所述半导体器件的制造方法还包括：去除所述硬掩模层，并在所述沟槽内形成栅极。

可选的，在所述沟槽内形成栅极的过程包括：

进行热氧化生长工艺，在所述沟槽的底部及侧壁上形成栅氧化层；

在所述沟槽内填充栅极材料层，且所述栅极材料层延伸覆盖所述沟槽两侧的所述第一导电类型外延层的表面；

对所述栅极材料层进行平坦化工艺，以在所述沟槽内形成栅极。

可选的，所述栅氧化层的材料包括氧化硅，所述栅极材料层的材料包括多晶硅。