[实用新型]集成电路

说明书

一种集成电路，包括：半导体衬底，具有正面；第一电介质区域，从所述正面延伸到所述半导体衬底中；电容性元件，包括在所述正面处的所述第一电介质区域的表面上的堆叠，所述堆叠包括：第一导电区域、第二导电区域和第三导电区域，其中所述第二导电区域通过第二电介质区域与所述第一导电区域电绝缘，并且其中所述第二导电区域通过第三电介质区域与所述第三导电区域电绝缘。

技术领域

实现和实施例涉及集成电路，更特别地涉及包括高电压电容性元件的集成电路。

背景技术

术语“高电压”应理解为意味着例如3.5V至12V量级的电压。

存在有在通常由硅制成的半导体衬底中形成的阱的一个面上形成的常规电容性元件。这些常规的电容性元件包括通常由多晶硅制成的导电层，导电层通过电介质层与衬底绝缘，电介质层足够厚以允许在高电压下的操作。

电容性元件的一个电极由该阱形成，并且另一个电极由导电层形成。因此使用术语MOS(金属-氧化物-硅)电容性元件。

用于形成这样一个包括阱的一个面上的导电材料层的电极的方法通常实施使导电材料平整的步骤，例如使用化学机械抛光(CMP)工艺或使用诸如多晶硅回刻蚀(poly-etchback,PEB)工艺的受控刻蚀工艺。

对这样的电容性元件的一个改进包括在初始的导电层的顶部上形成一层附加导电层。导电层之间通过另一电介质层相互绝缘。

附加导电层以被称为“三明治”结构被耦合到衬底并且属于电容性元件的第一电极。

这已经成为可能，由于存在为了在第一导电层的顶部上形成导电层的第二操作以及所要求的第二平整步骤做了准备的制造工艺。例如，用于制造浮动栅极晶体管的技术通常为这些步骤做了准备。

话虽如此，在用于制造集成电路的工艺中，反复实行通常在衬底(或晶片)的整个表面之上执行的形成导电层的操作和对应的平整步骤是困难的。

具体地，在用于制造集成电路的工艺中，为了成本的原因以及架构上相容性的原因，期望结合用于集成电路的各种部分中的各种元件的制造步骤。

同时，期望提高电容性元件的密度，以诸如减小电容性元件的实施例的占用面积。

还期望提高电容性元件的性能，特别地限制由电容性元件引入到邻近元件的寄生效应，以及提高电容性元件的电容值的线性度。

实用新型内容

本公开的实施例的目的在于提供具有改进的电容性元件的集成电路。

在一个方面，提供了一种集成电路。该集成电路包括：半导体衬底，具有正面；第一电介质区域，从所述正面延伸到所述半导体衬底中；电容性元件，包括在所述正面处的所述第一电介质区域的表面上的堆叠，所述堆叠包括：第一导电区域、第二导电区域和第三导电区域，其中所述第二导电区域通过第二电介质区域与所述第一导电区域电绝缘，并且其中所述第二导电区域通过第三电介质区域与所述第三导电区域电绝缘。

在一些实施例中，所述第二电介质区域和所述第三电介质区域被配置为承受高于3.5伏特的电压。

在一些实施例中，所述第二电介质区域和所述第三电介质区域被配置为承受高于10伏特的电压。

在一些实施例中，所述第二电介质区域包括具有的厚度在10nm和20nm之间的高电压氧化物层。

在一些实施例中，所述第二电介质区域包括具有的厚度在5nm和15nm之间的隧道氧化物层。

在一些实施例中，所述第三电介质区域包括氧化硅层、氮化硅层和氧化硅层的堆叠，所述堆叠的厚度在10nm和17nm之间。