[实用新型]一种计算机复位电路

说明书

本实用新型实施例提供一种计算机复位电路，该电路包括现场可编程门阵列FPGA、中央处理器CPU和复位芯片；FPGA设有加载输出管脚；加载输出管脚为在FPGA进行代码加载过程中输出第一类电平信号，在加载完成后输出第二类电平信号的管脚；复位芯片设有手动复位输入管脚；FPGA的加载输出管脚与复位芯片的手动复位输入管脚相连；复位芯片的复位信号输出管脚分别与FPGA的复位管脚和CPU的复位管脚相连；复位芯片的手动复位输入管脚接收到第二类电平信号时，经过预设复位时间，复位芯片的复位信号输出管脚的输出信号变为第二类电平信号，以控制FPGA和CPU完成复位。通过本方案可以解决现有复位电路难以保证CPU正常访问FPGA的技术问题。

技术领域

本实用新型涉及高安全控制计算机技术领域，特别是涉及一种计算机复位电路。

背景技术

目前，计算机处理器板通常采用“CPU(central processing unit,中央处理器)+FPGA(Field Programmable Gate Array,现场可编程门阵列)”的架构，CPU用于实现控制和计算等功能，FPGA用于实现接口转换和数据缓存等功能。由于CPU操作FPGA的地址时，FPGA必须准备就绪，因此，为了保证CPU能够正常访问FPGA，需要FPGA先于CPU完成复位，或者至少需要FPGA与CPU同时完成复位。

如图1所示，现有技术采用将复位信号发生元件分别直接与CPU和FPGA连接的方式形成复位电路，对FPGA和CPU进行复位。其中，复位信号发生元件采用RC复位电路或复位芯片，复位芯片具有产生复位电平时间准确，调节方便。这种拓扑架构的复位电路可以使得FPGA和CPU上电后，复位信号发生元件产生的复位信号同时发送到FPGA和CPU，实现FPGA和CPU的同时复位。

但是，对于某些需要加载计算机ROM(Read-Only Memory,只读存储器)中逻辑代码的FPGA，当FPGA和CPU上电后，为了保证CPU能够正常访问FPGA，需要FPGA加载完成后，才对FPGA和CPU的同时复位。

参见图2，图中T0时刻为FPGA和CPU的上电时刻，T1时刻为FPGA加载完成时刻，T2时刻为复位芯片复位结束时刻，t1为FPGA的加载时间，t2为复位芯片设定的复位持续时间，也就是说一般而言需要t2t1，才能够使FPGA和CPU的同时复位，从而保证CPU能够正常访问FPGA。

然而，FPGA加载逻辑代码过程所持续的加载时间随FPGA的型号、加载速率和环境温度等因素的变化而变化，该加载过程通常耗时几十至几百毫秒，难以准确确定。

因此，对于图1所示的现有复位电路，当FPGA和CPU上电后，由于FPGA加载逻辑代码的时间t1难以准确确定，而复位信号发生元件产生复位信号的时间t2依赖于t1，进而t2难以准确确定，因此无法保证CPU对FPGA的正常访问。

实用新型内容

本实用新型实施例的目的在于提供一种计算机复位电路，以解决现有复位电路难以保证CPU正常访问FPGA的技术问题。具体技术方案如下：

本实用新型实施例提供了一种计算机复位电路，包括：现场可编程门阵列FPGA、中央处理器CPU和复位芯片；

其中，所述FPGA设有加载输出管脚；所述加载输出管脚为在所述FPGA进行代码加载过程中输出第一类电平信号，在加载完成后输出第二类电平信号的管脚；

所述复位芯片设有手动复位输入管脚；所述FPGA的加载输出管脚与所述复位芯片的手动复位输入管脚相连；

所述复位芯片的复位信号输出管脚分别与所述FPGA的复位管脚和所述CPU的复位管脚相连；

所述复位芯片的手动复位输入管脚接收到所述第一类电平信号时，所述复位芯片的复位信号输出管脚输出所述第一类电平信号；