[实用新型]一种VPX总线双冗余DBF处理模块

权利要求书

1.一种VPX总线双冗余DBF处理模块，其特征在于：包括印制板、散热盖板、面板、DBF处理单元、以太网接口、复位按钮、LED信号灯、高速高密度电连接器和插拔器，所述DBF处理单元设于印制板上，所述散热盖板与印制板相连，所述以太网接口设于印制板上，所述复位按钮设于印制板上，所述LED信号灯设于印制板上，所述高速高密度电连接器设于印制板上，所述面板扣合设于印制板上，所述印制板、散热盖板和面板通过插拔器相连；所述DBF处理单元包括电源、华睿DBF芯片、存储flash芯片、OBC FPGA芯片、网络交换芯片和独立时钟模块，所述电源设于印制板上，所述华睿DBF芯片设于印制板上，所述存储flash芯片设于印制板上，所述网络交换芯片设于印制板上，所述独立时钟模块设于印制板上，所述DBF处理单元设有两组分别为主DBF处理单元和备DBF处理单元。

2.根据权利要求1所述的一种VPX总线双冗余DBF处理模块，其特征在于：所述电源包括12片电源模块，所述电源的输入电压分别为+12V_A、+12V_B，所述电源的输出电压分别为：3.3V、2.5V、1.8V、1.5V、1.4V、1.2V、1.0V、0.9V、1.8VA、0.9VA、1.2VA、1.0VA。

3.根据权利要求2所述的一种VPX总线双冗余DBF处理模块，其特征在于：所述华睿DBF芯片为数字波束形成的处理核心。

4.根据权利要求3所述的一种VPX总线双冗余DBF处理模块，其特征在于：所述华睿DBF芯片对外提供72路主通道Serdes RX接口；提供12路主通道Serdes TX接口，以及6路辅助通道Serdes TX接口。

5.根据权利要求4所述的一种VPX总线双冗余DBF处理模块，其特征在于：所述网络交换芯片与华睿DBF芯片的SGMII接口、高速高密度电连接器后出的SGMII接口、OBC FPGA芯片的RGMII通道转换来的SGMII接口和以太网接口相连。

6.根据权利要求5所述的一种VPX总线双冗余DBF处理模块，其特征在于：所述OBC FPGA芯片实现板级控制管理与监测，并提供I2C接口用于系统监测功能。

7.根据权利要求6所述的一种VPX总线双冗余DBF处理模块，其特征在于：所述高速高密度电连接器包括P0-P6，P0提供模块主DBF处理单元和备DBF处理单元+12V输入电源、两路监控I2C接口、机箱号、SYS_RST#信号，P1-P6均为差分连接器，P1提供主DBF处理单元和备DBF处理单元各6路辅助RocketIO输出和主DBF处理单元和备DBF处理单元各6路数字波束形成RocketIO输出，P2提供备DBF处理单元的28路RocketIO输入、主DBF处理单元和备DBF处理单元各1路SGMII接口，P3提供备DBF处理单元的32路RocketIO输入，P4提供备DBF处理单元的12路RocketIO输入、主DBF处理单元的8路RocketIO输入、主DBF处理单元和备DBF处理单元各6路数字波束形成RocketIO输出，P5提供主DBF处理单元的32路RocketIO输入、主DBF处理单元和备DBF处理单元各4位双向GPIO，P6提供主DBF处理单元的32路RocketIO输入、机箱ID和电源使能信号。

8.根据权利要求7所述的一种VPX总线双冗余DBF处理模块，其特征在于：所述独立时钟模块包括晶振和时钟驱动器，所述晶振和时钟驱动器设于印制板上。