[实用新型]支持实现信道模拟器上下行链路一致的逻辑电路结构系统

权利要求书

1.一种支持实现信道模拟器上下行链路一致的逻辑电路结构系统，其特征在于，所述的逻辑电路结构系统包括多块基带板，每块基带板上有4片FPGA器件，所述的基带板内部的4片FPGA器件之间是两两互联的，机架卡槽上位置相邻的基带板其对应位置的FPGA器件互联，根据信道模拟器的通道和径的需求不同，所述的系统使用单块基带板或多块基带板级联实现模拟器的上行链路结构和下行链路结构；

所述的上行链路结构接收UT数据，接收端为UT基带板，所述的下行链路结构接收BS数据，接收端为BS基带板，其中，BS基带板指用户终端，BS指基站。

2.根据权利要求1所述的支持实现信道模拟器上下行链路一致的逻辑电路结构系统，其特征在于，所述的上行链路结构通过所述的卡槽中任意一块UT基带板接收用户终端数据，通过所述的卡槽中任意一块BS基带板输出模拟后的数据，UT基带板输出下行链路信道模拟后的数据。

3.根据权利要求1所述的支持实现信道模拟器上下行链路一致的逻辑电路结构系统，其特征在于，所述的下行链路结构，通过所述的BS基带板接收数据，且通过所述的UT基带板输出数据；所述的上行链路结构通过所述的BS基带板输出信道模拟后的数据。

4.根据权利要求1所述的支持实现信道模拟器上下行链路一致的逻辑电路结构系统，其特征在于，所述的下行链路结构包括2个ADC接口，所述的基带板的每块FPGA器件的输入端均与2个ADC接口相连接，所述的每个ADC接口包含8个子信道。

5.根据权利要求1所述的支持实现信道模拟器上下行链路一致的逻辑电路结构系统，其特征在于，所述的上行链路结构包括2个ADC接口，用于接收输入数据并分发至其它基带板的4块FPGA器件上，所述的其它基带板的4块FPGA器件接收的数据相同；所述的上行链路结构还包括2个DAC接口，所述的每个DAC接口均用于输出数据。