[实用新型]SM4/AES双模加密电路

权利要求书

1.一种SM4/AES双模加密电路，其特征在于，包括：第一组多个选择器、多个查表单元、第二组多个选择器、第三组多个选择器、多个异或单元与多个合并移位单元；

所述第一组多个选择器的每个的输出耦合到所述多个查表单元之一的输入；

所述多个查表单元的每个的输出耦合到所述第二组多个选择器之一的第一输入；

所述多个合并移位单元的每个的输出耦合到所述第二组多个选择器的子组之一的选择器的第二输入，其中所述第二组多个选择器包括多个子组，每个子组包括相同数量的选择器；所述多个合并移位单元的每个的输出还耦合所述第三组多个选择器之一的第二输入；

所述第二组多个选择器的每个子组的每个选择器的输出，耦合到所述多个异或单元之一的输入。

2.根据权利要求1所述的SM4/AES双模加密电路，其特征在于，还包括：AES密钥分发网络；

AES密钥分发网络耦合所述第三组多个选择器的每个的第一输入，以向所述第三组多个选择器的每个提供各自需要的AES轮密钥W(i)、W(i+1)、W(i+2)与W(i+3)。

3.根据权利要求1或2所述的SM4/AES双模加密电路，其特征在于，还包括AES数据分发网络；

所述AES数据分发网络的输出耦合所述第一组多个选择器的各个选择器的第一输入，以向所述第一组多个选择器的每个提供AES输入数据。

4.根据权利要求1或2所述的SM4/AES双模加密电路，其特征在于，还包括多个SM4数据分发网络；

所述多个SM4数据分发网络的每个的输出耦合所述第一组多个选择器的子组之一的选择器的第二输入，其中所述第一组多个选择器包括多个子组，每个子组包括相同数量的选择器。

5.根据权利要求4所述的SM4/AES双模加密电路，其特征在于，

所述多个异或单元的第一异或单元的输出耦合到所述多个SM4数据分发网络的第二数据分发网络、第三数据分发网络与第四数据分发网络；

所述多个异或单元的第二异或单元的输出耦合到所述多个SM4数据分发网络的第三数据分发网络与第四数据分发网络；

所述多个异或单元的第三异或单元的输出耦合到所述多个SM4数据分发网络的第四数据分发网络。

6.根据权利要求1所述的SM4/AES双模加密电路，其特征在于，

所述多个查表单元的每个子组的输出耦合到所述多个合并移位单元之一的输入；其中所述多个查表单元包括多个子组，每个子组包括相同数量的查表单元。

7.根据权利要求1所述的SM4/AES双模加密电路，其特征在于，

合并移位单元包括多个输入端口、合并单元与移位单元；

所述多个输入端口的每个耦合所述多个查表单元的子组之一的输出；

所述多个输入端口还耦合所述合并单元的输入；所述合并单元将从所述多个输入端口获取的数据或部分数据按位合并；

所述合并单元的输出耦合所述移位单元的输入；

所述移位单元对输入的数据循环左移并输出。

8.根据权利要求7所述的SM4/AES双模加密电路，其特征在于，

所述移位单元有多个，所述合并单元的输出耦合到每个移位单元的输入；

移位单元各自对输入的数据循环左移指定的位数；

多个移位单元的输出是所述合并移位单元的输出。

9.根据权利要求8所述的SM4/AES双模加密电路，其特征在于，

所述合并移位单元还包括多个寄存器；

所述移位单元是一个移位单元；

所述移位单元对输入数据循环左移多种指定位数，并将移位结果写入所述多个寄存器之一；

所述合并单元的输出也耦合所述多个寄存器之一；

所述多个寄存器的输出是所述合并移位单元的输出。

10.根据权利要求1所述的SM4/AES双模加密电路，其特征在于，

在AES模式下，所述第一组多个选择器、第二组多个选择器与第三组多个选择器的每个选择器将其第一输入耦合到其输出；

在SM4模式下，所述第一组多个选择器、第二组多个选择器与第三组多个选择器的每个选择器将其第二输入耦合到其输出。