[实用新型]铁电存储器存储阵列结构及铁电存储器

说明书

本实用新型提供了一种铁电存储器存储阵列结构及铁电存储器，所述铁电存储器存储阵列结构包括多个扇区、多个感测耦合线、选择电路和多个感测电路，其中：所述选择电路包括多个选择子电路模块；每个所述扇区分别通过一个所述选择子电路模块与所述多个感测耦合线相连接；选择信号控制所述选择电路中的一个选择子电路模块导通的同时，控制其他选择子电路模块关断，以隔绝其他所述扇区耦合至所述多个感测耦合线；所述多个感测耦合线与所述多个感测电路相连接，所述多个感测电路用于检测所述多个感测耦合线上的电压，以判断与其连接的扇区的存储数据。

技术领域

本实用新型涉及铁电存储器技术领域，特别涉及一种铁电存储器存储阵列结构及铁电存储器。

背景技术

铁电存储器即FeRAM是一种利用铁电电容滞回特性制造的新型存储器件。传统的FeRAM存储单元包括2T/2C、1T/1C等不同结构。

如图1所示，其显示现有的1T/1C结构的铁电存储器的存储单元的结构示意图。在读取铁电存储单元存储的数据时，通过读取某个单元的BL的电压与参考电压进行比较来判断该单元存储的数据。如图1所示，当读取bl0、wl0这一单元的存储数据时，将wl0的电压置于3V，连接wl0的传输晶体管源漏极路径导通，测量图中bl0点的电压，然后将该电压与参考电压比较即可判断该单元存储的数据。在计算bl0点的电压时，其等效电路如图2所示，存储节点SN(相对于图1中的bl0)与PL之间有电容Ccell，而位线bl0本身金属线的电容为Cm，而位线bl0不仅通过传输晶体管与字线wl0连接，还通过传输晶体管连接字线wl1、wl2…wln-1，此时wl1、wl2…wln-1的电位为0，则位线bl0与字线wl1、wl2…wln-1之间具有寄生电容Cgs10、Cgs20、…Cgsi,0，由于这些电容是并联关系，则等效为图2中的ΣCgs。

所以位线bl0的电容为Cbl＝Cm+ΣCgs_i，i＝0,…,n-1，其中，n为字线的行数；

由于ΣCgs_i远远大于Cm，则Cbl近似于等于ΣCgs_i，所以位线的电压取决于位线bl0连接的字线的数量，连接的字线的数量越多，位线的等效电容Cbl越大。

在计算bl0点的电压时，Vbl＝Vpl×Ccell/(Ccell+Cbl)，其中，Vbl为感测电压，即存储节点SN处的电压，Vpl为电源电压，例如3V。随着Cbl的增大，Vbl的值会减小，如图3所示。

当存储数据为1时，Vbl’1’＝Vpl×Ccell’1’/(Ccell’1’+Cbl)；

当存储数据为0时，Vbl’0’＝Vpl×Ccell’0’/(Ccell’0’+Cbl)；则

Vbl’1’-Vbl’0’＝Vpl×[Ccell’1’/(Ccell’1’+Cbl)-Ccell’0’/(Ccell’0’+Cbl)]；

当Cbl²＝Ccell’1’×Ccell’0’时，两者差值最大，如图4所示。

综上所述，感测电压是Cbl的函数，图3示出了作为感测放大器的输入的Vb1随着Cbl而单调降低。这表明对于Cbl大于100fF的情况，输入的直流偏置电平太低。图4显示了两个输入之间的电势差与Cbl的关系。随着Cbl大于100fF，差异再次逐渐减小。从图3和4可以看出，对于正确的DC偏置和足够大的差分输入，Cbl值应设置在100fF附近。另外，从图2中可以看到，Cbl主要由连接到bl的所有未选择字线连接的传输晶体管的Cgs(栅极/源极电容)决定的。与ΣCgs相比，金属电容可忽略不计。因此，Cbl＝∑Cgs与连接到bl的wl的数量成比例。