[实用新型]一种高密度芯片的扇出型封装结构有效
申请号: | 202020966793.3 | 申请日: | 2020-06-01 |
公开(公告)号: | CN212084946U | 公开(公告)日: | 2020-12-04 |
发明(设计)人: | 王新;蒋振雷 | 申请(专利权)人: | 杭州晶通科技有限公司 |
主分类号: | H01L21/56 | 分类号: | H01L21/56;H01L21/48;H01L23/31;H01L21/78 |
代理公司: | 南京苏高专利商标事务所(普通合伙) 32204 | 代理人: | 张超 |
地址: | 311121 浙江省杭州市*** | 国省代码: | 浙江;33 |
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摘要: | |||
搜索关键词: | 一种 高密度 芯片 扇出型 封装 结构 | ||
1.一种高密度芯片的扇出型封装结构,其特征在于:包括被塑封层塑封的硅基转接板,与被塑封的硅基转接板触点电连接的重新布线层,以及设置于重新布线层表面的锡球,所述硅基转接板包括至少三层二氧化硅互联层,被其中一层表层二氧化硅层包裹的多片硅片以及贯穿三层二氧化硅和硅片空隙的金属互联柱,金属互联柱间间距为5~50um。
2.根据权利要求1所述的高密度芯片的扇出型封装结构,其特征在于:所述金属互联柱碑廓位于第一二氧化硅互联层中的第一金属互联柱,位于第二二氧化硅互联层中的第二金属互联柱以及位于第三二氧化硅互联层中的第三金属互联柱,作为焊盘的第一金属互联柱相互间间距为5~20um,作为联结柱的第三金属互联柱相互间间距为10~50um,高度为30~100um,用于联结第一金属互联柱和第三金属互联柱的第二金属互联柱线宽为0.1~1um。
3.根据权利要求1所述的高密度芯片的扇出型封装结构,其特征在于:至少包含两层第二二氧化硅互联层,互相间通过第二金属互联柱连接。
4.根据权利要求1所述的高密度芯片的扇出型封装结构,其特征在于:重新布线层由使用光刻的方法制作成的光敏性的聚酰亚胺有机介电层和由使用电化学镀ECD的方法制成的金属导线层构成。
5.根据权利要求2所述的高密度芯片的扇出型封装结构,其特征在于:第三金属互联柱的上表面与第三二氧化硅互联层的上表面平齐,处于同一平面。
6.根据权利要求2所述的高密度芯片的扇出型封装结构,其特征在于:作为焊盘的第一金属互联柱的上表面与第一二氧化硅互联层的上表面平齐,处于同一平面。
7.根据权利要求2所述的高密度芯片的扇出型封装结构,其特征在于:第二二氧化硅互联层凹槽处的第二金属互联柱的上表面,与第二二氧化硅互联层凹槽以外区域的二氧化硅的上表面平齐,处于同一平面。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造