[实用新型]一种低成本高速编程器驱动电路

说明书

本实用新型公开了一种低成本高速编程器驱动电路，包括芯片U1A、芯片U2、电阻RS1、二极管D1和MOS管M1，所述芯片U1A的信号输出端IO1分别连接二极管D1的阳极和电阻RD1，电阻RS1的另一端连接MOS管M1的源极，MOS管M1的栅极连接信号VG，MOS管M1的漏极连接芯片U2的端口DRV1和锁紧座ZIFI，本实用新型编程器产品的IO时钟速度可以达到60MHz，超过同类产品。而且因为VPP高压不会加到FPGA IO上，所以整机功耗也大大降低，发热量减小，直接使用USB即可提供整机工作电流，不需要额外的电源适配器；自研芯片PD48A的使用，使编程器全驱电路的线路板面积减小90％，成本降低80％，获得了良好的经济效益。

技术领域

本实用新型涉及编程器技术领域，具体是一种低成本高速编程器驱动电路。

背景技术

目前，其他公司的全驱通用编程器，所采用的IO驱动结构如图1所示(实际产品有48到144路相同的IO驱动电路)，ZIF1是编程器锁紧座接口,接目标芯片的引脚，这些引脚的功能可以是通用IO，芯片供电VDD，芯片编程高压VPP或者电源GND，所以需要配上图1这样的电路来完成不同的功能。这种电路结构存在一个瓶颈，就是编程时IO的速度上不去，尤其是目标芯片内置弱上拉双向IO的数据总线，比如NAND闪存，读写速度很难超过10MB/S。另外VPP电路的功耗非常大，RS1必须使用大功率的电阻，发热量大。

具体原因如下：QC1/QP1/QN1这三个三极管的CE极之间都存在结间电容，不同型号的三极管，这个电容的容量在数pF到数十pF之间，这些结间电容与RS1构成了RC积分电路，致使高速IO信号波形出现严重失真，限制了编程器读写速度的提升。

如果要解决速度瓶颈，只有两个途径，一是降低三极管PN结电容，这个因半导体工艺的限制，目前很难做出PN结电容更小的三极管。

二是减小RS1的阻值，但这个电路中,RS1又作为VPP电压的限流电阻，保护FPGA IO不被烧坏，假设VPP＝21.5V，VCCIO＝3.3V，QP1导通，此时RS1两端压降为 21.5-3.3-0.7＝17.5V，RS1功耗为U*U/R＝0.93W，这个功耗相当大。如果将RS1减小到100 欧，那么RS1的功耗将达到3.06W，很显然已经远远超过普通贴片电阻的最大功率了，整机的功耗也将非常大，所以想要提高速度，就必须解决VPP供电和RS1电阻、三极管结间电容的矛盾。

这种电路结构结构复杂，驱动信号比较多，如图3所示，通常使用多个74HC595与ULN2003A芯片级联，以48路VDD/VPP/VXX/GND功率驱动为例，需要使用24个74HC595和 21个ULN2003A级联，来产生48×4个驱动信号，并且还需要192个三极管、96个二极管以及数百个电阻，才能构成完整电路，如此复杂的结构导致电路板尺寸过大，高速信号完整性难以保证，同时产品成本也居高不下。

实用新型内容

本实用新型的目的在于提供一种低成本高速编程器驱动电路，以解决上述背景技术中提出的问题。

为实现上述目的，本实用新型提供如下技术方案：

一种低成本高速编程器驱动电路，包括芯片U1A、芯片U2、电阻RS1、二极管D1和MOS管M1，所述芯片U1A的信号输出端IO1分别连接二极管D1的阳极和电阻RD1，电阻 RS1的另一端连接MOS管M1的源极，MOS管M1的栅极连接信号VG，MOS管M1的漏极连接芯片U2的端口DRV1和锁紧座ZIFI。

作为本实用新型的进一步技术方案：所述信号VG是程控可变电压，由MCU或FPGA程序控制。

作为本实用新型的进一步技术方案：所述芯片U1A为FPGA芯片。

作为本实用新型的进一步技术方案：所述MOS管M1为N沟道MOS管。