[实用新型]一种宽频率范围的二分频电路

权利要求书

1.一种宽频率范围的二分频电路，包括CML电路，其特征在于，所述CML电路为两个，分别为：第一级CML电路和第二级CML电路，还包括两个开关电容阵列：第一级开关电容阵列和第二级开关电容阵列；

所述第一级CML电路的时钟输入端CLKP与所述第二级CML电路的时钟输入端CLKN连接，所述第一级CML电路的时钟输入端CLKN与所述第二级CML电路的时钟输入端CLKP连接；

所述第一级CML电路的信号输出端Qp与所述第二级CML电路的信号输入端Dp连接，所述第一级CML电路的信号输出端Qn与所述第二级CML电路的信号输入端Dn连接；所述第二级CML电路的信号输出端Qp与所述第一级CML电路的信号输入端Dn连接，所述第二级CML电路的信号输出端Qn与所述第一级CML电路的信号输入端Dp连接；

所述第一级开关电容阵列的信号输入端VIN+与第一级CML电路的信号输出端Qp连接；所述第一级开关电容阵列的信号输入端VIN-与第一级CML电路的信号输出端Qn连接；所述第二级开关电容阵列的信号输入端VIN+与第二级CML电路的信号输出端Qp连接；所述第二级开关电容阵列的信号输入端VIN-与第二级CML电路的信号输出端Qn连接。

2.如权利要求1所述的宽频率范围的二分频电路，其特征在于，所述第一级CML电路和第二级CML电路的电路结构相同。

3.如权利要求2所述的宽频率范围的二分频电路，其特征在于，CML电路的电路结构包括采样支路和保持支路；

所述采样支路包括：第一晶体管M₁、第二晶体管M₂、第三晶体管M₃、第一电阻R₁、第二电阻R₂、第三电阻R₃和第一电容C₁；

所述保持支路包括：第四晶体管M₄、第五晶体管M₅、第六晶体管M₆、第一电阻R₁、第二电阻R₂、第四电阻R₄和第二电容C₂；

其连接方式为：

所述第一电容C₁的一端作为CML电路的时钟输入端CLKP，所述第一电容C₁另一端与所述第三电阻R₃的一端相连且与第三晶体管M₃的栅极相连，所述第三电阻R₃的另一端作为偏置电压端口Vbias，所述第三晶体管M₃的源极接GND，所述第三晶体管M₃的漏极与第一晶体管M₁的源极相连以及与第二晶体管M₂的源极相连，所述第一晶体管M₁的栅极作为CML电路的信号输入端Dp，所述第二晶体管M₂的栅极作为CML电路的信号输入端Dn，所述第一晶体管M₁的漏极与第一电阻R₁的一端相连，所述第二晶体管M₂的漏极与第二电阻R₂的一端相连，所述第一电阻R₁的另一端与VDD相连，所述第二电阻R₂的另一端与VDD相连；

所述第二电容C₂的一端作为CML电路的时钟输入端CLKN，所述第二电容C₂另一端与所述第四电阻R₄的一端相连且与第六晶体管M₆的栅极相连，所述第四电阻R₄的另一端作为偏置电压端口Vbias，所述第六晶体管M₆的源极接GND，所述第六晶体管M₆的漏极与第四晶体管M₄的源极相连以及与第五晶体管M₅的源极相连，所述第四晶体管M₄的栅极作为CML电路的信号输出端Qp，所述第四晶体管M₄的栅极与第五晶体管M₅的漏极连相连且与第二晶体管M₂的漏极相连，所述第五晶体管M₅的栅极作为CML电路的信号输出端Qn，所述第五晶体管M₅的栅极与第四晶体管M₄的漏极相连且与第一晶体管M₁的漏极相连。