[实用新型]沟槽式功率MOS半导体器件有效
| 申请号： | 202021211707.4 | 申请日： | 2020-06-28 |
| 公开（公告）号： | CN213366602U | 公开（公告）日： | 2021-06-04 |
| 发明（设计）人： | 陈译;陆佳顺;杨洁雯 | 申请（专利权）人： | 苏州硅能半导体科技股份有限公司 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L29/423 |
| 代理公司： | 苏州创元专利商标事务所有限公司 32103 | 代理人： | 马明渡;王健 |
| 地址： | 215000 江苏省苏州市苏州工业*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 沟槽 功率 mos 半导体器件 | ||
1.一种沟槽式功率MOS半导体器件，其特征在于：包括：位于硅片（1）下部的重掺杂N型漏极层（2）和位于硅片（1）上部的P型掺杂阱层（3），所述硅片（1）中部且位于重掺杂N型漏极层（2）和P型掺杂阱层（3）之间具有一N型掺杂外延层（4）；
一位于P型掺杂阱层（3）内的沟槽（5）延伸至N型掺杂外延层（4）内，位于P型掺杂阱层（3）上部内且位于沟槽（5）的周边具有重掺杂N型源极区（6），一绝缘介质层（7）覆盖于沟槽（5）、重掺杂N型源极区（6）和P型掺杂阱层（3）上表面，位于重掺杂N型源极区（6）上表面的绝缘介质层（7）开有一通孔（8），一上金属层（9）位于绝缘介质层（7）上表面和通孔（8）内，从而与重掺杂N型源极区（6）电连接，一下金属层（10）覆盖于重掺杂N型漏极层（2）与N型掺杂外延层（4）相背的表面；
所述沟槽（5）侧壁和底部具有一第一二氧化硅层（11），且沟槽（5）内间隔设置有用第一导电多晶硅柱（12）、第二导电多晶硅柱（13），此第一导电多晶硅柱（12）、第二导电多晶硅柱（13）之间填充有第二二氧化硅层（14）；
位于N型掺杂外延层（4）内且包覆于沟槽（5）下部的外侧壁上具有一P型掺杂扩散区（15），此P型掺杂扩散区（15）上端面与P型掺杂阱层（3）的下表面接触。
2.根据权利要求1所述的沟槽式功率MOS半导体器件，其特征在于：所述N型掺杂外延层（4）与P型掺杂阱层（3）的高度比为10：4~6。
3.根据权利要求1所述的沟槽式功率MOS半导体器件，其特征在于：所述N型掺杂外延层（4）与重掺杂N型源极区（6）的高度比为10：3~7。
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