[实用新型]一种用于高速ADC中的输入缓冲器

说明书

本实用新型公开了一种用于高速ADC中的输入缓冲器，包括两层叠置的输入缓冲结构；第一层输入缓冲结构包括第一MOS晶体管、第一电容、第二MOS晶体管、第二电容、第三MOS晶体管和第三电容；第二层输入缓冲结构包括第四MOS晶体管、第四电容、第五MOS晶体管、第五电容、第六MOS晶体管和第六电容。本实用新型提供了一种用于高速ADC中的输入缓冲器，在输入缓冲器的上下两层，采用叠置的cascode（共源共栅）晶体管来有效增大等效输出阻抗，进而增加增益和SFDR(无杂散动态范围)；本申请理论上可以接受很大范围电平的片外输入信号，因此可以大大增加端接阻抗电路的设计自由度。

技术领域

本实用新型涉及高速ADC，特别是涉及一种用于高速ADC中的输入缓冲器。

背景技术

流水线型(Pipeline)ADC的最前端通常包含采样保持电路，该采样保持电路的性能决定了整个系统能够达到的最终性能。此后的每一级中包含采样保持功能、低精度的子模数转换器（SUBADC）、子数模转换器（SUBDAC）以及余量放大电路。由于采样保持电路需要消耗额外的功耗，并且整体ADC的噪声性能会比没有采样保持电路的ADC要差，因此为了高速高精度，低功耗的要求，一般选择不带采样保持电路的ADC的结构。随着ADC采样速率和精度的提高，对于单片ADC而言，ADC的输入信号端的封装寄生电感会恶化ADC的性能，由于寄生电感的作用，导致ADC的输入端在很短的采样时间内不能达到相应的精度，ADC的整体性能大幅下降。对于单片集成系统（SOC）中，由于ADC采样网络需要在很短的时间内稳定，对ADC输入端的驱动电路有很高的要求，提升了ADC驱动电路的设计难度。

因此为了降低ADC对输入端的要求，在高速的ADC中一般加入输入缓冲器（inputbuffer）电路，降低ADC输入端的负载，降低了ADC的驱动电路要求。但是，就目前而言，输入缓冲器还存在着SFDR(无杂散动态范围)不大，端接阻抗电路的设计自由度不高等问题。

实用新型内容

本实用新型的目的在于克服现有技术的不足，提供一种用于高速ADC中的输入缓冲器，增加了无杂散动态范围和端接阻抗电路的设计自由度。

本实用新型的目的是通过以下技术方案来实现的：一种用于高速ADC中的输入缓冲器，包括两层叠置的输入缓冲结构；第一层输入缓冲结构包括第一MOS晶体管、第一电容、第二MOS晶体管、第二电容、第三MOS晶体管和第三电容；第二层输入缓冲结构包括第四MOS晶体管、第四电容、第五MOS晶体管、第五电容、第六MOS晶体管和第六电容；

所述第一MOS晶体管的漏极连接电压源，第一MOS晶体管的源极与第二MOS晶体管的漏极连接，第二MOS晶体管的源极与第三MOS晶体管的漏极连接；第三MOS晶体管的源极与第四MOS晶体管的源极连接；第四MOS晶体管的漏极与第五MOS晶体管的源极连接，第五MOS晶体管的漏极与第六MOS晶体管的源极连接，第六MOS晶体管的漏极连接电压源；

所述第一电容的一端与第一MOS晶体管的栅极连接，第一电容的另一端依次通过第二电容、第三电容、第四电容、第五电容和第六电容与第六MOS晶体管的栅极连接；所述第二MOS晶体管的栅极连接到第一电容和第二电容之间；所述第三MOS晶体管的栅极连接到第二电容和第三电容之间；所述第四MOS管的栅极连接到第四电容和第五电容之间；所述第五MOS管的栅极连接到第五电容和第六电容之间。

所述输入缓冲器还包括信号输入端，所述信号输入端连接到第三电容和第四电容之间。所述输入缓冲器还包括信号输出端，所述信号输出端连接到第三MOS晶体管的源极与第四MOS晶体管的源极之间。

本实用新型的有益效果是：在输入缓冲器的上下两层，采用叠置的cascode（共源共栅）晶体管来有效增大等效输出阻抗，进而增加增益和SFDR(无杂散动态范围)；本申请理论上可以接受很大范围电平的片外输入信号，因此可以大大增加端接阻抗电路的设计自由度。

附图说明