[实用新型]一种符合JESD204B协议的发送端设计电路

说明书

本实用新型公开一种符合JESD204B协议的发送端设计电路，属于高速数据传输技术领域，包括传输层、加扰模块和数据链路层。传输层包括数据组合模块和映射单元，实现从原始采样数据到通道数据的映射；加扰模块对所述传输层输出的数据进行加扰；数据链路层包括同步模块、控制字符插入模块和编码模块，同步模块实现协议的同步过程，控制字符插入模块按照协议的规则在数据流中插入控制字符，编码模块实现8B/10B编码。

技术领域

本实用新型涉及高速数据传输技术领域，特别涉及一种符合JESD204B 协议的发送端设计电路。

背景技术

5G和物联网技术的高速发展带来了海量的数据交换，这就使得高速、高精度的数据传输显得尤为重要。现有高速芯片多采用LVDS接口，但是采用LVDS接口的芯片引脚多、应用板布线复杂、多片同步难度大。JESD204B 作为一种全新的传输协议，具有确定性延时，高吞吐率，引脚数量少等诸多优点，因此在高速AD/DA系统中得到广泛的应用。

实用新型内容

本实用新型的目的在于提供一种符合JESD204B协议的发送端设计电路，以解决现有的高速电路接口多、布线复杂和多片同步难度大的问题。

为解决上述技术问题，本实用新型提供一种符合JESD204B协议的发送端设计电路，包括：

传输层，包括数据组合模块和映射单元，数据组合模块按照链路配置参数N’,N,CS的关系对样本数据进行组合，映射单元将所述数据组合模块输出的数据按照链路配置映射到对应的输出通道；

加扰模块，对所述传输层输出的数据进行加扰，或旁路直接输出到下一级；

数据链路层，包括同步模块、控制字符插入模块和编码模块，同步模块实现协议的同步过程，控制字符插入模块按照协议的规则在数据流中插入控制字符，编码模块实现8B/10B编码。

可选的，所述数据组合模块支持N’＝16或8，完成采样数据、控制位和结束位的组合：

采样数据精度8N≤16的情况下，配置N’＝16，16比特数据依次填充位采样数据位，控制位和结束位；

N≤8时配置N’＝8，此时高8位全部置0，低8位从高到低依次填充数据位、控制位和结束位。

可选的，所述映射单元包括模块smp2oct，模块SYSREF_detect，模块 oct2lane和模块FC_LMFC_gen；其中，

所述模块smp2oct将输入的转换器样本数据映射到32个octet；所述模块SYSREF_detect为参考时钟侦测模块；所述模块oct2lane按照链路参数F、L将产生的32路并行octet发送到不同的通道；所述模块FC_LMFC_gen 生成帧时钟和本地多帧时钟。

可选的，所述模块smp2oct包括子模块smp_16prl和子模块 get_8b_from_16b；所述数据组合模块产生的数据在子模块smp_16prl映射到16个并行通道，如果N’＝16，数据直接从子模块smp_16prl输出到下一级；如果N’＝8，数据经过子模块get_8b_from_16b进一步组合后输出。

可选的，所述同步模块包括子模块SYNC_detect和子模块 CGS_ILAS_gen；所述子模块SYNC_detect连续采样接收端发送的SYNC同步请求，所述子模块CGS_ILAS_gen实现代码组同步阶段和初始通道对齐序列阶段在数据流中的控制字符插入和斜坡信号插入。

可选的，所述控制字符插入模块包括四个延时模块和一个控制码侦测模块，所述控制码侦测模块按照JESD204B协议规定的内容在数据流中进行控制码的识别和替换并且给出指示位，所述延时模块保证输入输出的控制信号和数据流严格同步。