[实用新型]用于执行散列算法的运算电路、芯片和计算装置有效
| 申请号： | 202021746320.9 | 申请日： | 2020-08-19 |
| 公开（公告）号： | CN212411183U | 公开（公告）日： | 2021-01-26 |
| 发明（设计）人： | 范志军;刘建波;杨作兴 | 申请（专利权）人： | 深圳比特微电子科技有限公司 |
| 主分类号： | G06F9/38 | 分类号： | G06F9/38;G06F15/78;G06Q40/04 |
| 代理公司： | 中国贸促会专利商标事务所有限公司 11038 | 代理人： | 郭万方 |
| 地址： | 518000 广东省深圳市高*** | 国省代码： | 广东;44 |
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| 摘要： | |||
| 搜索关键词： | 用于 执行 算法 运算 电路 芯片 计算 装置 | ||
1.一种用于执行散列算法的运算电路，其特征在于，所述运算电路包括以流水线结构布置的多个运算级，其中每个运算级包括：
一组输入和一组输出，所述一组输入对应地耦接到前一运算级的一组输出，并且所述一组输出对应地耦接到后一运算级的一组输入；
多个组合逻辑模块，每个组合逻辑模块的输入耦接到所述一组输入中的至少一部分；
多个延时模块，每个延时模块的输入耦接到所述一组输入中的一个，并且输出耦接到所述一组输出中的不与组合逻辑模块相耦接的一个，使得所述一组输出中的不与组合逻辑模块相耦接的输出各自耦接到一个延时模块；以及
多个补充延时模块，每个补充延时模块的输入耦接到对应的组合逻辑模块的输出，并且输出耦接到所述一组输出中的一个，其中，
每个运算级的延时模块和补充延时模块中的每一个由串联连接的相同的延时单元构成，并且被配置为使得从每个运算级的所述一组输入到所述一组输出中的每一个的计算延时基本相等。
2.根据权利要求1所述的运算电路，其特征在于，每个运算级的计算延时基本等于用于将输入数据馈送到所述一组输入处的时钟的周期的k倍，其中k为大于或等于2的整数。
3.根据权利要求2所述的运算电路，其特征在于，每个延时模块由串联连接的M个延时单元构成，其中M为k的倍数。
4.根据权利要求2所述的运算电路，其特征在于，k为2或3。
5.根据权利要求3所述的运算电路，其特征在于，M大于或等于10，且小于或等于20。
6.根据权利要求3所述的运算电路，其特征在于，M为k的3至10倍。
7.根据权利要求1-6中任一项所述的运算电路，其特征在于，每个延时单元由一个缓冲器或一对反相器构成。
8.根据权利要求1-6中任一项所述的运算电路，其特征在于，每个运算级的补充延时模块的数量等于组合逻辑模块的数量，使得所述一组输出中的每一个耦接到延时模块和补充延时模块中的一个。
9.根据权利要求1-6中任一项所述的运算电路，其特征在于，所述运算电路用于执行SHA256算法。
10.一种芯片，其特征在于，所述芯片包括根据权利要求1-9中任一项所述的运算电路。
11.一种计算装置，其特征在于，所述计算装置包括根据权利要求10所述的芯片。
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