[实用新型]数据传输电路和存储器

说明书

本实用新型涉及一种数据传输电路和存储器，数据传输电路包括：正常读取模块，与正常存储阵列连接，用于从所述正常存储阵列中读取数据并输出；冗余读取模块，与冗余存储阵列连接，用于从所述冗余存储阵列中读取数据并输出；检错运算模块，分别与所述正常读取模块和所述冗余读取模块连接，用于同步接收所述正常读取模块和所述冗余读取模块输出的读取数据，并对所述读取数据进行检错运算。在本申请实施例中，正常读取模块和冗余读取模块并行向检错运算模块发送读取到的数据，即不论正常存储阵列是否发生损坏，都无需先执行查询损坏的正常存储阵列的地址的步骤，简化了数据读取的串行步骤，从而实现了一种读取速度更快的数据传输电路。

技术领域

本实用新型涉及半导体集成电路技术领域，特别是涉及一种数据传输电路和存储器。

背景技术

半导体存储器是一种利用半导体电路进行存取的存储器，其中，动态随机存取存储器(Dynamic Random Access Memory，DRAM)以其快速的存储速度和高集成度被广泛应用于各个领域。

为了获得更高的灵活性和可靠性，通常会在动态随机存储器中设置一定数量的冗余存储阵列，以在正常存储阵列发生损坏时作为替代。但是，目前的数据传输电路在对冗余存储阵列进行读取时的处理时间较长，因此大大降低了动态随机存储器的处理速度。

实用新型内容

基于此，有必要针对数据传输电路在对冗余存储阵列进行读写时操作时间较长的问题，提供一种数据传输电路和存储器。

一种数据传输电路，所述数据传输电路包括：

正常读取模块，与正常存储阵列连接，用于从所述正常存储阵列中读取数据并输出；

冗余读取模块，与冗余存储阵列连接，用于从所述冗余存储阵列中读取数据并输出；

检错运算模块，分别与所述正常读取模块和所述冗余读取模块连接，用于同步接收所述正常读取模块和所述冗余读取模块输出的读取数据，并对所述读取数据进行检错运算。

在其中一个实施例中，所述正常存储阵列包括标志位存储阵列和多个数据位存储阵列，所述正常读取模块包括：

多个数据位读取单元，所述数据位读取单元与所述数据位存储阵列一一对应连接，用于从对应的所述数据位存储阵列中读取数据信息；

标志位读取单元，与所述标志位存储阵列连接，用于从标志位存储阵列中读取标志信息。

在其中一个实施例中，还包括：

多个逻辑运算单元，所述逻辑运算单元的一个输入端对应与所述数据位读取单元、所述标志位读取单元和所述冗余读取模块中的一个连接，所述逻辑运算单元的另一个输入端与使能信号连接，所述逻辑运算单元的输出端与所述检错运算模块连接，所述逻辑运算单元用于对两个输入端输入的数据进行预设运算，并将运算结果发送至所述检错运算模块。

在其中一个实施例中，所述逻辑运算单元为逻辑与单元，所述逻辑与单元的一个输入端对应与所述数据位读取单元、所述标志位读取单元和所述冗余读取模块中的一个连接，所述逻辑与单元的另一个输入端与所述使能信号连接，所述逻辑与单元的输出端与所述检错运算模块连接，所述逻辑运算单元用于对两个输入端输入的数据进行逻辑与运算，并将运算结果发送至所述检错运算模块。

在其中一个实施例中，还包括：

使能控制模块，分别与多个所述逻辑与单元连接，所述使能控制模块用于生成冗余读使能信号和多个数据位读使能信号，所述数据位读使能信号与所述数据位读取单元一一对应，所述冗余读使能信号与所述冗余读取模块对应，所述使能控制模块还用于将所述冗余读使能信号和所述数据位读使能信号分别一一对应发送至所述逻辑与单元；

其中，当所述冗余读使能信号有效时，多个所述数据位读使能信号中的一个无效；当所述冗余读使能信号无效时，多个所述数据位读使能信号均有效。