[实用新型]半导体结构

说明书

本实用新型提供一种半导体结构包括Si衬底、绝缘层、Cu柱及钝化层，由于Si衬底与绝缘层具有第一高度差D1，Cu柱与绝缘层具有第二高度差D2，且第一高度差D1大于第二高度差D2，从而可有效避免对器件的电性能造成影响，避免绝缘层内外侧Cu金属的连接，以有效避免对器件的电性能造成影响，进一步的通过钝化层可有效覆盖Si衬底，以进一步的避免后续工艺中Si衬底形成导电通道，以起到良好的绝缘效果，从而可进一步的避免对器件的电性能造成影响。

技术领域

本实用新型属于半导体制造领域，涉及半导体结构。

背景技术

随着集成电路的功能越来越强、性能和集成度越来越高，封装技术在集成电路产品中扮演着越来越重要的角色，在整个电子系统的价值中所占的比例越来越大。晶圆级封装(WLP)技术由于具有小型化、低成本、高集成度以及具有更好的性能和更高的能源效率等优点，因此，已成为高要求的移动/无线网络等电子设备的重要的封装方法，是目前最具发展前景的封装技术之一。

重新布线层(RDL)，可对芯片的焊盘的焊区位置进行重新布局，并使新焊区按照阵列排布，因此，RDL在WLP工艺中得到广泛应用。随着封装技术的发展，迫切需要高密度、小间距的RDL金属线。

现有技术中，Cu金属作为导电材质被广泛应用在WLP工艺中，但由于Cu金属具有可锻性，在进行平坦化工艺后，容易残留Cu金属，而残留的Cu金属会对制备的高密度、小间距的器件的电性能造成影响。

因此，提供一种半导体结构，以提高器件的电性能，实属必要。

实用新型内容

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体结构，用于解决现有技术中平坦化工艺后残留Cu金属降低了器件的电性能的问题。

为实现上述目的及其他相关目的，本实用新型提供一种半导体结构，Si衬底、绝缘层、Cu柱及钝化层，其中，所述Cu柱位于所述Si衬底中，所述绝缘层包覆所述Cu柱的侧壁及底部并与所述Si衬底相接触，所述钝化层覆盖所述Si衬底、绝缘层及Cu柱，且所述Si衬底与所述绝缘层具有第一高度差，所述Cu柱与所述绝缘层具有第二高度差，且所述第一高度差大于所述第二高度差。

可选地，所述第一高度差的范围包括2μm～5μm。

可选地，所述第二高度差的范围包括0.1μm～0.5μm。

可选地，所述绝缘层与所述Cu柱之间还包括金属种子层，且所述金属种子层与所述Cu柱具有相同高度。

可选地，所述绝缘层包括SiO₂层及Si₃N₄层中的一种或组合。

可选地，所述钝化层包括SiO₂层及Si₃N₄层中的一种或组合。

如上所述，本实用新型的半导体结构包括Si衬底、绝缘层、Cu柱及钝化层，其中，Cu柱位于Si衬底中，绝缘层包覆Cu柱的侧壁及底部并与Si衬底相接触，钝化层覆盖Si衬底、绝缘层及Cu柱，且Si衬底与绝缘层具有第一高度差D1，Cu柱与绝缘层具有第二高度差D2，且第一高度差D1大于第二高度差D2。本实用新型由于Si衬底与绝缘层具有第一高度差D1，Cu柱与绝缘层具有第二高度差D2，且第一高度差D1大于第二高度差D2，从而可有效避免对器件的电性能造成影响，避免绝缘层内外侧Cu金属的连接，以有效避免对器件的电性能造成影响，进一步的通过钝化层可有效覆盖Si衬底，以进一步的避免后续工艺中Si衬底形成导电通道，以起到良好的绝缘效果，从而可进一步的避免对器件的电性能造成影响。

附图说明

图1显示为实施例中制备半导体结构的工艺流程示意图。

图2显示为实施例中进行平坦化后的结构示意图。