[实用新型]一种多分频十六位二进制加计数器装置

说明书

一种多分频十六位二进制加计数器装置，包括定时器，所述定时器输出端分别连接分频器和多倍频混频器，所述分频器的输出端连接多倍频混频器，多倍频混频器输出端连接十六位二进制加计数器。本实用新型通过改变555定时器的输出频率和二进制加计数器的位数，能够实现可控的多分频的、不同范围的二进制加计数，使用范围广泛。

技术领域

本实用新型涉及数字电子技术领域，特别涉及一种多分频十六位二进制加计数器装置。

背景技术

二进制加计数器在数字系统、计算机等领域应用广泛。但是，在不同的数字系统，计数器的工作频率不同。

发明内容

为了克服上述现有技术的不足，本实用新型的目的在于提供一种多分频十六位二进制加计数器装置，能够实现可控的多分频的、不同范围的二进制加计数，使用范围广泛。

为了实现上述目的，本实用新型采用的技术方案是：

一种多分频十六位二进制加计数器装置，包括定时器1，所述定时器1输出端分别连接分频器2和多倍频混频器3，所述分频器2的输出端连接多倍频混频器3，多倍频混频器3输出端连接十六位二进制加计数器4。

所述定时器1由555构成多谐振荡器，控制输出频率f0。

所述分频器2由74LS74D构成，1片74LS74D构成的二分频器控制输出频率f0/2，2片74LS74D串联构成的四分频器控制输出频率f0/4，3片74LS74D串联构成的八分频器控制输出频率f0/4。

所述定时器1输出out连接第1片74LS74D的1CLK，第1片74LS74D的1D连接第1片74LS74D的～1Q，构成的二分频器第1片74LS74D的1Q控制输出频率f0/2；第1片74LS74D的1Q连接第2片74LS74D的1CLK，第2片74LS74D的1D连接第2片74LS74D的～1Q，构成的四分频器第2片74LS74D的1Q控制输出频率f0/4；第2片74LS74D的1Q连接第3片74LS74D的1CLK，第3片74LS74D的1D连接第3片74LS74D的～1Q，构成的四分频器第3片74LS74D的1Q控制输出频率f0/8。

所述多倍频混频器3为74LS151四选一数据选择器。

所述定时器1、二分频器、四分频器、八分频器的输出分别连接74LS151四选一数据选择器上的四个数据输入端D0、D1、D2、D3，74LS151四选一数据选择器的数据选择端B和A分别与十六位二进制加计数器4上的输出端的D15和D14相连。

所述十六位二进制加计数器4由4片74LS163构成。

本实用新型的有益效果：

本实用新型设计了可控多分频十六位二进制加计数器，可以实现555定时器控制输出频率f0，二分频器控制输出频率f0/2，四分频器控制输出频率f0/4，八分频器控制输出频率f0/8，以及由以上四种频率构成的混频器，实现分别以由以上四种分频加计数0-65535。通过改变555定时器的输出频率和二进制加计数器的位数，能够实现可控的多分频的、不同范围的二进制加计数，使用范围广泛。

附图说明

图1为本实用新型的定时器电路图。

图2为本实用新型的分频器电路图。

图3为本实用新型整体结构示意图。

具体实施方式

下面结合附图对本实用新型作进一步详细说明。

如图1-图3所示，本实用新型的设计过程如下：

1.定时器输出频率f0。

具体做法是：附图1定时器电路图中，Vcc＝5V，R0＝100Ω，Cm＝0.01μF,