[实用新型]一种沟槽MOSFET结构

说明书

本实用新型公开了一种沟槽MOSFET结构，包括衬底和外延层，所述外延层设置在所述衬底上，所述外延层上设置有沟槽、栅氧化层和多晶硅，所述栅氧化层设置在所述沟槽的表面，所述多晶硅设置在所述栅氧化层的表面且所述多晶硅填充沟槽，所述外延层的表层设置有第一掺杂区和第二掺杂区，所述第二掺杂区设置在所述沟槽的外表面，所述第一掺杂区与栅氧化层的间隔距离等于第二掺杂区的宽度，所述第二掺杂区的掺杂浓度小于所述第一掺杂区的掺杂浓度。本实用新型提供的沟槽MOSFET的结构具有更小的单位面积导通电阻、成本更低等优点。

技术领域

本实用新型涉及半导体技术领域，尤其涉及一种沟槽MOSFET结构。

背景技术

MOSFET芯片是一种分立器件，属于半导体功率器件范畴，与集成电路同属于半导体芯片领域，MOSFET的最关键指标参数包括击穿电压(特指漏源击穿电压)、导通电阻和阈值电压(口语中也称之为开启电压)，通常情况下，击穿电压越大越好，导通电阻越小越好。为实现其标称的击穿电压，MOSFET芯片内部结构中都采用特定电阻率、特定厚度的外延层来承压，通常所需实现的击穿电压越高，外延层的电阻率或(和)厚度也就越大，芯片的单位面积的导通电阻随之也越大，所以说，单位面积的导通电阻与击穿电压是一对互为矛盾的参数；最大程度的减小MOSFET芯片的导通电阻，是芯片研发工程师最重要的工作之一，为减小MOSFET芯片的导通电阻，最直接的方法是增大芯片的面积，但这种方法也最直接的增加了芯片的成本，所以说，最大程度的改善单位面积的导通电阻，才是芯片研发工程师的职责所在。

现有技术的缺点：沟槽MOSFET结构如图2所示，体区和外延层构成PN结(称之为体区结)，多晶硅栅、栅氧化层和外延层构成M-O-S电容，当漏端承受高电位时，所述PN结和所述M-O-S电容都处于反偏状态，在PN结和M-O-S电容的交接位置(图2中圆圈标识的区域)，电场比较集中，MOSFET容易在此位置发生击穿；在此情况下为实现目标击穿电压，需要采用电阻率或(和)厚度比较大的外延层，所以芯片的单位面积导通电阻受此因素影响而做不小，需要较大的芯片面积才能实现目标导通电阻，芯片成本较高。

实用新型内容

本实用新型提供了一种沟槽MOSFET结构，旨在解决芯片单位面积的导通电阻大的问题。

根据本申请实施例，提供了一种沟槽MOSFET结构，包括衬底和外延层,所述外延层设置在所述衬底上，所述外延层上设置有沟槽、栅氧化层和多晶硅，所述栅氧化层设置在所述沟槽的表面，所述多晶硅设置在所述栅氧化层的表面且所述多晶硅填充沟槽，所述外延层的表层设置有第一掺杂区和第二掺杂区，所述第二掺杂区设置在所述沟槽的外表面，所述第一掺杂区与栅氧化层的间隔距离等于第二掺杂区的宽度，所述第二掺杂区的掺杂浓度小于所述第一掺杂区的掺杂浓度。

优选地，所述外延层的表层设置有第三掺杂区，所述第三掺杂区的深度小于所述第一掺杂区的深度，所述第三掺杂区的深度小于所述第二掺杂区的深度。

优选地，所述衬底的下表层为MOSFET的漏，所述多晶硅为MOSFET的栅，所述第三掺杂区为MOSFET的源区，所述第一掺杂区和所述第二掺杂区构成MOSFET的体区。

优选地，所述衬底为N型衬底，所述外延层为N型外延层，所述第一掺杂区为第一P型掺杂区，所述第二掺杂区为第二P型掺杂区，所述第三掺杂区为N型掺杂区。

优选地，所述衬底为P型衬底，所述外延层为P型外延层，所述第一掺杂区为第一N型掺杂区，所述第二掺杂区为第二N型掺杂区，所述第三掺杂区为P型掺杂区。

优选地，所述沟槽的深度小于所述外延层的厚度。

优选地，所述第一掺杂区的深度、第二掺杂区的深度小于所述沟槽的深度。

优选地，所述第二掺杂区的宽度为0.2-0.5微米。

优选地，所述第三掺杂区的深度为0.15-0.4微米。