[实用新型]一种两步式高分辨率时间-数字转换器电路

说明书

本实用新型公开了一种两步式高分辨率时间‑数字转换器电路，包括环形TDC电路、细量化电路、电压生成电路；该环形TDC电路由四个延迟单元D1‑D4、四个D触发器、计数器和译码器组成；该细量化电路是由四选一数据选择器MUX，六十四个拥有不同数量负载电容的压控延迟单元VD1‑VD64、延迟器DLY以及仲裁器阵列组成；该电压生成电路由方波发生器，第五延迟单元D5，拥有一个负载电容的压控延迟单元VD65，拥有六十四个负载电容的压控延迟单元VD66，鉴相器PD以及电荷泵CP组成。本实用新型能准确地完成时间间隔测量，同时兼顾TDC电路的分辨率与测时范围，并实现分辨率的可调。

技术领域

本实用新型属于时间-数字转换器(TDC)集成电路设计领域，具体涉及一种两步式高分辨率时间-数字转换器电路。

背景技术

科技的发展对时间测量的精度提出了越来越高的要求，在多数时间测量系统中，TDC为其核心部分。传统TDC存在分辨率与测时范围相互制约的问题，很难保证同时具有较大的分辨率与测时范围，因此，其应用往往有很大的局限性。

发明内容

本实用新型是为避免上述现有技术所存在的不足之处，提供一种两步式高分辨率时间- 数字转换器电路，以期能精确地测量START与STOP信号的时间间隔，且兼顾TDC电路的分辨率与测时范围，并实现分辨率的可调。

本实用新型为解决技术问题所采用的技术方案是：

本实用新型一种两步式高分辨率时间-数字转换器电路的特点包括：环形TDC电路、细量化电路、电压生成电路；

所述环形TDC电路是由四个延迟单元D1-D4、四个D触发器、计数器和译码器组成；

四个延迟单元D1，D2，D3，D4依次首尾相连构成环形结构，第一延迟单元D1的IN1端与第四延迟单元D4的输出端OUT相连，其余三个延迟单元D2，D3，D4的IN1端均接地；第一延迟单元D1的IN2端接收待测量的START信号；第四延迟单元D4的输出端OUT与所述计数器相连，四个延迟单元的输出端OUT分别与四个D触发器的D端相连接，四个D触发器的CLK端均接收STOP信号，四个D触发器的Q端分别与所述译码器的输入端相连；所述译码器的输出作为粗量化结果；

所述细量化电路是由四选一数据选择器MUX，六十四个拥有不同数量负载电容的压控延迟单元VD1-VD64、延迟器DLY以及仲裁器阵列组成；

所述四选一数据选择器MUX的输入端与所述环形TDC电路中四个延迟单元D1，D2，D3，D4的输出端OUT相连，所述四选一数据选择器MUX的输出端分别与六十四个压控延迟单元VD1-VD64的输入端相连；六十四个压控延迟单元VD1-VD64的输出端与所述仲裁器阵列相连；所述延迟器DLY接收所述STOP信号并输出余量信号STOP_RES后送入所述仲裁器阵列中，所述仲裁器阵列的输出作为作为细量化结果；

所述电压生成电路由方波发生器，第五延迟单元D5，拥有一个负载电容的压控延迟单元VD65，拥有六十四个负载电容的压控延迟单元VD66，鉴相器PD以及电荷泵CP组成；

所述方波发生器的输出端分别与第五延迟单元D5和压控延迟单元VD66的输入端相连，所述第五延迟单元D5的输出端与压控延迟单元VD65的输入端相连；压控延迟单元VD65 的输出端以及压控延迟单元VD66分别与所述鉴相器PD的输入端相连；所述鉴相器PD的输出端与所述电荷泵CP的输入端相连，所述电荷泵CP的输出端输出的控制电压VB分别送入六十四个压控延迟单元VD1-VD64以及压控延迟单元VD65和压控延迟单元VD66的电压输入端。