[实用新型]垂直功率MOS半导体器件

说明书

本实用新型公开一种垂直功率MOS半导体器件，所述MOS器件包括至少2个MOS器件单胞，所述MOS器件单胞进一步包括：位于所述P型基体层上部且在沟槽周边具有一重掺杂N型源极区，一重掺杂P型植入区位于重掺杂N型源极区外侧周边并在竖直方向延伸至重掺杂N型源极区下方；一漏极金属层位于重掺杂N型衬底层与轻掺杂N型漂移层相背的表面，重掺杂N型源极区上表面开有一凹槽，一绝缘介质层覆盖所述沟槽和栅极多晶硅部上表面并延伸覆盖凹槽一部分；相邻所述MOS器件单胞之间的P型基体层内具有一深凹槽，此深凹槽的下端延伸至轻掺杂N型漂移层的中部。本实用新型垂直功率MOS半导体器件在处于反偏压时，避免器件过早发生崩溃现象且降低了欧姆接触电阻。

技术领域

本实用新型涉及半导体器件技术领域，尤其涉及一种垂直功率MOS半导体器件。

背景技术

沟槽功率MOS器件具有集成度高、导通电阻低、开关速度快、开关损耗小的特点，广泛应用于各类电源管理及开关转换。随着工业的发展，全球变暖导致气候环境越来越恶劣，各国开始越来越重视节能减碳和可持续发展，因此对于功率MOS器件的功耗及其转换效率要求越来越高，功耗主要由导通损耗和开关损耗组成，导通损耗主要受制与特征导通电阻大小的影响；如何减少器件功耗，成为本领域技术人员努力的方向。

发明内容

本实用新型的目的是提供一种垂直功率MOS半导体器件，该垂直功率MOS半导体器件在处于反偏压时，避免器件过早发生崩溃现象且降低了欧姆接触电阻。

为达到上述目的，本实用新型采用的技术方案是：一种垂直功率MOS半导体器件，所述MOS器件包括至少2个MOS器件单胞，所述MOS器件单胞进一步包括：位于N型硅片本体上部的P型基体层、位于N型硅片本体中部的轻掺杂N型漂移层、位于N型硅片本体下部的重掺杂N型衬底层，位于P型基体层中的沟槽从P型基体层上表面延伸至轻掺杂N型漂移层内，此沟槽内具有一栅极多晶硅部，此栅极多晶硅部与沟槽之间通过一栅极氧化隔离层；

位于所述P型基体层上部且在沟槽周边具有一重掺杂N型源极区，一重掺杂P型植入区位于重掺杂N型源极区外侧周边并在竖直方向延伸至重掺杂N型源极区下方，所述重掺杂P型植入区在水平且朝向沟槽方向延伸至重掺杂N型源极区正下方，所述重掺杂P型植入区与沟槽之间且位于重掺杂N型源极区下方的区域作为通道区；

一漏极金属层位于重掺杂N型衬底层与轻掺杂N型漂移层相背的表面，所述重掺杂N型源极区上表面开有一凹槽，一绝缘介质层覆盖所述沟槽和栅极多晶硅部上表面并延伸覆盖凹槽一部分，一源极金属层覆盖于和重掺杂P型植入区上表面并延伸覆盖重掺杂N型源极区的凹槽剩余部分；

相邻所述MOS器件单胞之间的P型基体层内具有一深凹槽，此深凹槽的下端延伸至轻掺杂N型漂移层的中部，此深凹槽内填充有一绝缘二氧化硅部，此深凹槽上表面覆盖有一第二绝缘介质层。

上述技术方案中进一步改进的方案如下：

1. 上述方案中，所述重掺杂P型植入区与重掺杂N型源极区的深度比为10：6~8。

2. 上述方案中，所述凹槽的开口宽度大于底部的宽度。

3. 上述方案中，所述沟槽与深凹槽的宽度比为10：3~6。

由于上述技术方案的运用，本实用新型与现有技术相比具有下列优点：