[实用新型]一种可实现400G MSA光模块电域数据收发的时钟电路

权利要求书

1.一种可实现400G MSA光模块电域数据收发的时钟电路，由第一本地晶振G1、第二本地晶振G2、型号为CDCLVD1204的第一时钟buffer芯片U1、型号为CDCLVD1204的第二时钟buffer芯片U2、型号为SI5347C_D_GM的时钟芯片U3、型号为TRC400D的400G MSA光模块U4和型号为XCVU095-2FFVA2104的FPGA芯片U5组成，其特征在于：第一本地晶振G1、第二本地晶振G2分别单向连接时钟芯片U3，时钟芯片U3单向连接400GMSA光模块U4，输出时钟频率为109.19MHz，时钟芯片U3还分别单向连接时钟buffer芯片U1、第二时钟buffer芯片U2，第一时钟buffer芯片U1分成4路单向连接FPGA芯片U5，输出时钟频率为109.19MHz，时钟buffer芯片U2分成4路单向连接FPGA芯片U5，输出时钟频率为156.25MHz，其电路连接关系为，时钟芯片U3的23脚、24脚、37脚、28脚连接400GMSA光模块U4的TX_REFCLK0 P脚、TX_REFCLK0 P脚、TX_REFCLK1 P脚、TX_REFCLK1 P脚；时钟芯片U3的45脚、44脚连接电容C1、C2的一端，电容C1的另一端并接电阻R5的一端和连接第一时钟buffer芯片U1的6脚，电容C2的另一端并接电阻R6的一端和连接第一时钟buffer芯片U1的7脚，电阻R5的另一端和电阻R6的另一端并接，并连接到第一时钟buffer芯片U1的8脚，第一时钟buffer芯片U1的5脚连接电源VCC_2V5，第一时钟buffer芯片U1的9脚、10脚、11脚、12脚、13脚、14脚、15脚、16脚连接FPGA芯片U5的MGTREFCLK0_125 P脚、MGTREFCLK0_125 N脚、MGTREFCLK0_126 P脚、MGTREFCLK0_126 N脚、MGTREFCLK0_127 P脚、MGTREFCLK0_127 N脚、MGTREFCLK0_128 P脚、MGTREFCLK0_128 N脚，第一时钟buffer芯片U1的1脚连接GND；时钟芯片U3的51脚、50脚连接电容C3、C4的一端，电容C3的另一端并接电阻R7的一端和连接时钟buffer芯片U2的6脚，电容C4的另一端并接电阻R8的一端和连接第二时钟buffer芯片U2的7脚，电阻R7的另一端和电阻R8的另一端并接，并连接到第二时钟buffer芯片U2的8脚，时钟buffer芯片U2的5脚连接电源VCC_2V5，第二时钟buffer芯片U2的9脚、10脚、11脚、12脚、13脚、14脚、15脚、16脚连接FPGA芯片U5的MGTREFCLK1_125 P脚、MGTREFCLK1_125 N脚、MGTREFCLK1_126 P脚、MGTREFCLK1_126 N脚、MGTREFCLK1_127 P脚、MGTREFCLK1_127 N脚、MGTREFCLK1_128 P脚、MGTREFCLK1_128 N脚，第二时钟buffer芯片U2的1脚连接GND；时钟芯片U3的60脚连接电源VCC_1V8，时钟芯片U3的13脚、22脚、36脚、40脚、43脚、49脚连接电源VCC_3V3。