[实用新型]一种低静态功耗抗单粒子翻转的静态随机存取存储器

说明书

一种低静态功耗抗单粒子翻转的静态随机存取存储器，解决了现有SRAM存储器静态功耗较高及易受到单粒子翻转的影响的问题，属于集成电路技术领域。本实用新型采用12个晶体管，其中PMOS晶体管P1～P4和NMOS晶体管N1～N2为上拉晶体管，NMOS晶体管N3～N4、N7～N8为下拉晶体管，NMOS晶体管N5～N6为存取晶体管。这些上拉、下拉和存取晶体管形成四个存储节点，即节点Q、QN、S1和S0。字线(WL)与存取晶体管的栅极相连，位线BL和BLN与存取晶体管的漏极(或源)相连。本实用新型的存储器能够正确地实现读、写和保持操作，且使四个节点存在抗单粒子翻转恢复机制，实现低静态功耗抗多节点翻转。

技术领域

本实用新型涉及一种低静态功耗抗单粒子翻转的静态随机存取存储器，属于集成电路技术领域。

背景技术

静态随机存取存储器(Static Random Access Memory，SRAM)作为高速缓存(cache)的重要组成部分，在现代嵌入式处理器中得到了广泛的应用。它在中央处理器(Central Processing Unit，CPU)和内存之间的数据交互中起着重要的作用。这些数据交互是信息安全的关键，这就需要SRAM存储器具有极高的可靠性。然而，随着互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor Transistor，CMOS)制造工艺进入纳米时代，SRAM存储器越来越容易受到单粒子翻转(Single Event Upset，SEU)的影响。SEU会导致电子系统出现故障，并且在一些关键的存储器应用(如卫星设备或心脏复律除颤器)中，这些软错误会引发致命错误。因此，设计抗SEU加固SRAM存储器已成为电子系统迫切需求。

目前研究人员已经提出了几种较为经典的抗辐射设计SRAM存储单元，如PS10T、NS10T和Quatro10T SRAM存储单元。与传统的6T存储单元相比，这些SRAM存储单元具有更强的抗单粒子翻转能力。然而由于设计上的缺陷，这三种存储单元只能对SEU形成部分免疫，即NS10T存储单元只能抵抗从0到1的单粒子翻转，PS10T存储单元只能抵抗从1到0的单粒子翻转，Quatro10T存储单元只能抵抗从1到0的单粒子翻转。为了进一步增强存储单元的抗单粒子翻转能力，有人还提出了一种双互锁SRAM存储单元(DICE)，该存储单元能够完全容忍发生在其任何一个节点上的SEU，因此在实际中得到了广泛的应用。但与6T SRAM单元相比，DICE存储单元静态功耗较高，且在90nm以下工艺中，由于电荷共享效应的影响，DICE存储单元的抗单粒子翻转能力迅速下降。

发明内容

针对现有SRAM存储器静态功耗较高及易受到单粒子翻转的影响的问题，本实用新型提供一种低静态功耗抗单粒子翻转的静态随机存取存储器。

本实用新型的一种低静态功耗抗单粒子翻转的静态随机存取存储器，包括PMOS晶体管P1～P4和NMOS晶体管N1～N8；

PMOS管P3的栅极、NMOS晶体管N3的栅极、NMOS晶体管N7的漏极、NMOS晶体管N8的栅极、NMOS晶体管N6的漏极和NMOS晶体管N2的源极同时连接，连接节点为QN；

PMOS管P4的栅极、NMOS管N8的漏极、NMOS晶体管N4的栅极、NMOS晶体管N7的栅极、NMOS晶体管N5的漏极和NMOS晶体管N1的源极同时连接,连接节点为Q；

PMOS管P3的漏极与PMOS管P1的源极连接，PMOS管P4的漏极与PMOS管P2的源极连接；

PMOS管P3的源极、PMOS管P4的源极、NMOS晶体管N1的漏极、NMOS晶体管N2的漏极与电源的正极同时连接；

PMOS管P1的栅极、PMOS管P2的漏极、NMOS管N2的栅极和NMOS晶体管N4的漏极同时连接,连接节点为S1；

PMOS管P2的栅极、PMOS管P1的漏极、NMOS管N1的栅极和NMOS晶体管N3的漏极同时连接,连接节点为S0；