[发明专利]用于具有更高阵列效率的3D相变存储器的阵列和CMOS架构

说明书

一种三维存储器架构，包括存储单元的顶部单元阵列、存储单元的底部单元阵列、耦合到该阵列的多个字线、以及耦合到字线并且可操作用于选择性地激活字线的多个字线解码器。多个字线解码器从底部单元阵列的第一边缘延伸并从底部单元阵列的第二边缘延伸，第二边缘与第一边缘相对，其中多个字线解码器包括字线解码器的第一部分和字线解码器的第二部分，其中字线解码器的第一部分相对于字线解码器的第二部分沿着平行于或基本平行于第一边缘和第二边缘的方向偏移。

技术领域

本公开总体上涉及三维电子存储器，并且更具体地，涉及增加三维相变存储器中的存储单元的密度。

背景技术

通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元按比例缩小至较小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。这样，平面存储单元的存储密度接近上限。三维(3D)存储架构可以解决平面存储单元中的密度限制。

发明内容

根据一方面，一种三维存储器包括：存储单元的顶部单元阵列；存储单元的底部单元阵列；多个字线，其耦合至顶部单元阵列并耦合至底部单元阵列；两组位线，其包括耦合至顶部单元阵列的一组顶部单元位线和耦合至底部单元阵列的一组底部单元位线；多个字线解码器，其通过多个字线触点耦合到字线，并且可操作用于选择性地激活字线；以及两组位线解码器，其包括一组顶部单元位线解码器和一组底部单元位线解码器，该组顶部单元位线解码器通过多个顶部单元位线触点耦合到顶部单元位线，并且可操作用于选择性地激活顶部单元位线，并且该组底部单元位线解码器通过多个底部单元位线触点耦合到底部单元位线，并且可操作用于选择性地激活底部单元位线，其中多个字线解码器从底部单元阵列的第一边缘和底部单元阵列的第二边缘延伸，第二边缘与第一边缘相对，其中多个字线解码器包括字线解码器的第一部分和字线解码器的第二部分，并且其中字线解码器的第一部分相对于字线解码器的第二部分沿平行于或基本平行于第一边缘和第二边缘的方向偏移。

在一些装置中，每组位线解码器从底部单元阵列的第三边缘和底部单元阵列的第四边缘延伸，第三边缘与第四边缘相对，其中每组位线解码器包括位线解码器的第一部分和位线解码器的第二部分，并且其中，对于每组位线解码器，位线解码器的第一部分相对于位线解码器的第二部分沿平行于或基本平行于第三边缘和第四边缘的方向偏移。

在一些装置中，三维存储器在由字线解码器限定的二维区域上方或下方的区域中包括附加存储单元。

根据另一方面，一种三维存储器包括：存储单元的顶部单元阵列；存储单元的底部单元阵列；多个字线，其耦合至顶部单元阵列并耦合至底部单元阵列；两组位线，其包括耦合至顶部单元阵列的一组顶部单元位线和耦合至底部单元阵列的一组底部单元位线；多个字线解码器，其通过多个字线触点耦合到字线，并且可操作用于选择性地激活字线；以及两组位线解码器，其包括一组顶部单元位线解码器和一组底部单元位线解码器，该组顶部单元位线解码器通过多个顶部单元位线触点耦合到顶部单元位线，并且可操作用于选择性地激活顶部单元位线，并且该组底部单元位线解码器通过多个底部单元位线触点耦合到底部单元位线，并且可操作用于选择性地激活底部单元位线，其中多个字线解码器包括字线解码器的第一部分、字线解码器的第二部分、字线解码器的第三部分和字线解码器的第四部分，其中第一、第二、第三和第四部分沿着平行于或基本平行于第三边缘和第四边缘的方向顺序地定位，并且其中字线解码器的顺序相邻的部分沿着平行于或基本平行于第一边缘和第二边缘的方向相对于彼此偏移。

在一些装置中，每组位线解码器从平行于底部单元阵列的第三边缘的顶部单元阵列的边缘延伸并且从底部单元阵列的第四边缘延伸，第三边缘与第四边缘相对，其中每组位线解码器包括位线解码器的第一部分和位线解码器的第二部分，并且其中对于每组位线解码器，位线解码器的第一部分相对于位线解码器的第二部分沿着平行于或基本平行于第三边缘和第四边缘的方向偏移。

在一些装置中，顶部单元位线解码器和底部单元位线解码器被配置为与第二三维存储器共享。