[发明专利]包括输入缓冲器的装置和操作输入缓冲器的方法

说明书

描述了包括输入缓冲器的装置和用于操作所述输入缓冲器的方法。示例性输入缓冲器包括多个输入缓冲电路，每个输入缓冲电路接收输入数据并由相应时钟信号激活。输入缓冲电路包括判决反馈均衡器(DTE)，所述判决反馈均衡器具有可调电容和参考电容以设置所述输入缓冲电路的参考电平。所述可调电容的电容可以由代码来设置。所述DTE向第一感测节点提供所述可调电容的所述电容，并且进一步向第二感测节点提供所述参考电容的电容以设置所述输入缓冲电路的所述参考电平。所述输入缓冲电路基于所述输入数据和由所述DEE设置的所述参考电平来提供输出数据。

背景技术

目前的低功耗双数据速率随机存取存储器(RAM)预计使用2133MHz时钟频率支持超过4266Mbps的数据速率。输入数据锁存器的设计对于达到这一性能水平非常重要。挑战包括相对较低的电源水平和极小的输入信号能量。有损路由引起的符号间干扰(ISI)、特征阻抗不连续性引起的反射、并行信号线之间的串扰以及时钟抖动都会将输入信号降级到输入数据锁存器应以50mV分解小于80ps的脉冲的程度。

传统的感测放大器锁存器在这些条件下操作已经有困难，并且显示相对较差的秩裕度工具(RMT)裕度。输入数据锁存器的选择是使用判决反馈均衡(DFE)。在典型的DFE实施方式中，通过偏移输入信号或与输入信号进行比较的参考电压，过去的感测决策被用于提高未来感测决策的可靠性。

然而，由DFE提供的偏移量可能太粗略，并且提供了不期望的大的偏移，并且其不能被缩放以提供期望的偏移。

发明内容

描述了包括输入缓冲器的装置和用于操作输入缓冲器的方法。在本公开的一个方面，示例性装置包括外部数据端子和输入缓冲器，在外部数据端子上提供输入数据。输入缓冲器包括耦合到外部数据端子的多个输入缓冲电路。每个输入缓冲电路包括感测电路、判决反馈均衡器和锁存电路。感测电路被配置为将输入数据的电压与参考电压进行比较，并且向第一节点和第二节点提供第一电压和第二电压。判决反馈均衡器耦合到第一感测节点和第二感测节点，并被配置为设置输入缓冲器的参考电平。判决反馈均衡器包括分别耦合到第一感测节点和第二感测节点的第一可调电容和第二可调电容，并且进一步包括分别耦合到第一感测节点和第二感测节点的第一参考电容和第二参考电容。感测电路进一步被配置为基于参考电平和输入数据的电压与参考电压的比较来提供感测输出。锁存电路耦合到第一感测节点和第二感测节点，并被配置为锁存和提供具有基于感测输出的电压的逻辑电平的输出数据。

在本公开的另一方面，示例性输入缓冲器包括感测电路、锁存电路和判决反馈均衡器。感测电路被配置为将输入数据的电压与参考电压进行比较，并且基于该比较分别向第一节点和第二节点提供第一电压和第二电压。锁存电路耦合到感测电路，并且被配置为锁存和提供具有基于感测输出的电压的逻辑电平的输出数据，感测输出由感测电路提供。判决反馈均衡器耦合到第一感测节点和第二感测节点，并且被配置为同时向第一感测节点提供第一电容和向第二感测节点提供第二电容，以设置输入缓冲电路的参考电平。由感测电路提供的感测输出基于第一电压和第二电压以及参考电平。

在本公开的另一方面，示例性方法包括激活输入缓冲电路以接收输入数据，将输入数据的电压与参考电压进行比较，并基于此向第一节点和第二节点提供电压。向第一节点或第二节点中的一个提供第一电容，并且同时向另一节点提供第二电容，以设置输入缓冲器的参考电平。示例性方法进一步包括基于参考电平和输入数据的电压与参考电压的比较来提供感测输出，以及基于感测输出的电压来锁存和提供输出数据。

附图说明

图1是根据本公开的实施例的半导体器件的框图。

图2是根据本公开的实施例的输入缓冲器的框图。

图3是根据本公开的实施例的输入缓冲器操作期间的各种时钟和电压的时序图。

图4是根据本公开的实施例的输入缓冲电路400的示意图。

具体实施方式