[发明专利]用于制造镍互连件的组合物和方法

说明书

一种用于通路填充或势垒镍互连件制造的镍电沉积组合物，该镍电沉积组合物包含：(a)镍离子源；(b)一种或多种极化添加剂；和(c)一种或多种去极化添加剂。该镍电沉积组合物可包含各种添加剂，包括合适的酸、表面活性剂、缓冲剂和/或应力调节剂，以产生通路和沟槽的自下而上填充。

技术领域

本发明整体涉及用于金属电沉积、尤其是镍和镍合金电沉积的组合物和方法。该组合物和方法可用于微电子器件中通路和沟槽的金属化，以及用于多镍互连件应用，诸如镍柱、镍凸块、UBM势垒和RDL金属化应用。

背景技术

集成电路由具有多个器件的半导体基板制造，这些器件包括例如互连成电路的晶体管、电容器和电阻器。互连件通常包括连接基板上的这些器件的金属迹线。类似地，多层印刷电路板由夹在需要通过通路或通孔互连的电介质层与半导体层之间的导体金属层制成。

金属填充的通路允许三维(3D)堆叠，从而连接各种导体金属层。堆叠提供更短的信号路径和更快、更有效的互连。

利用3D或竖直集成，芯片被堆叠并通过竖直互连件连接在一起。所获得的叠堆包括有源部件或芯片的若干层或叠层；其形成三维集成电路(3DIC)。

3D集成的一些优点包括：

(1)改善的性能，包括传播时间和耗散功率的减少、与功能块之间的更快通信相关联的系统的操作速度的增加、每个功能块的带宽的增加、以及对噪声的更大抗扰性；

(2)由增加的集成密度导致的降低的成本、更好的制造产率(部分地由于使用最适合于每个功能块的电子芯片的生成)和提高的可靠性；以及

(3)通过堆叠异质技术(也称为共集成)产生高度集成的系统，即涉及各种材料和/或各种功能部件。

在例如通过粘结将芯片堆叠之后，可使用连接导线将它们单独地连接到封装件的引脚。然而，芯片的高密度互连可仅通过采用通孔来获得。

在3D IC的一些形成工艺中，形成两个晶圆，每个晶圆包括集成电路。然后，在器件对准的情况下粘结晶圆。然后形成深通路以互连第一晶圆和第二晶圆上的器件。

硅通孔(TSV)，也称为基板通孔或晶圆通孔，越来越多地被用作实现3D IC的方式。通常，底部晶圆被粘结到顶部晶圆。TSV通常用于3D IC和堆叠裸片中以提供电连接和/或辅助散热。硅通孔为三维集成电路的关键部件，并且它们可存在于RF器件、MEM、CMOS图像传感器、闪存、DRAM、SRAM、3D-NAND存储器、模拟器件和逻辑器件中。

这些器件的互连的质量对于所制造的集成电路的性能和可靠性至关重要。此外，微电子器件的互连件的制造依赖于用电沉积金属完全填充通路和沟槽。

最常用于互连件的金属之一是电沉积铜。然而，铜作为主互连导体金属可能存在许多挑战。最显著的挑战之一是互连可靠性。虽然铜是优异的导体，但它在环境空气中容易被氧化。为了保护铜免于氧化并且为了保持其可焊性，通常通过金属(包括例如镍、钴、银、锡、钯和金)的层或叠堆来对其进行镀覆。

因此，如果不是保护铜的顶表面，而是由不太容易发生可靠性故障的铜以外的金属来制造整个互连件，则可显著地改善这些互连件的可靠性。

此外，在堆叠所述器件的层的过程中，这些层在粘结过程期间经历多个高温热偏移。硅和铜的热膨胀系数(CTE)非常不同。硅在暴露于用于粘结的高温时几乎不膨胀，而铜随每个热循环而显著膨胀。每个后续的莫尔定律节点产生缩减铜厚度和增加叠堆层数量的组合，这导致不断增加的热暴露次数。当暴露于多个热偏移循环时，作为具有高CTE的延展性和柔性金属的铜可经历破裂。铜线的破裂是高可靠性故障风险。因此，需要用具有更高拉伸强度和屈服强度的更刚性的金属代替铜，该金属由于其更高的热稳定性和更高的刚性而在层粘结热循环期间不经历相对于硅的如此多的移动，并且因此较不易于破裂。