[发明专利]垂直薄膜晶体管以及作为用于三维存储器阵列的位线连接器的应用

说明书

存储器电路包含：(i)半导体衬底，其具有平面表面，所述半导体衬底具有形成于其中的用于存储器操作的电路系统；(ii)存储器阵列，其形成于所述平面表面上方，所述存储器阵列具有连接到所述存储器阵列中的存储器电路的一个或多个电极，导体各自沿着基本上平行于所述平面表面的方向延伸；以及(iii)一个或多个晶体管，每个晶体管在所述电极中的对应一个电极上方、沿着所述对应一个电极或在所述对应一个电极下方，但在所述半导体衬底的所述平面表面上方形成，每个晶体管(a)具有第一和第二漏极/源极区和栅极区，每一个由半导体材料形成，其中所述第一漏极/源极区、所述第二漏极/源极区或所述栅极区具有形成于其上的金属硅化物层；以及(b)选择性地将所述对应电极连接到用于存储器操作的所述电路系统。

技术领域

本发明涉及低缺陷密度薄膜晶体管。具体来说，本发明涉及在三维存储器阵列中使用低缺陷密度薄膜晶体管。

背景技术

非临时申请公开一种形成于半导体衬底的平面表面上方的薄膜存储晶体管的三维阵列(“3D存储器阵列”)。(为了便于在本文的描述中参考，垂直于平面表面的方向称为“Z方向”，而平行于平面表面的两个相互正交的方向分别称为“X方向”和“Y方向”。)多个3D存储器阵列可以形成于单个半导体衬底上。

3D存储器阵列包含沿着X方向以规则间隔彼此间隔开的NOR存储器串的多个堆叠，其中NOR存储器串的每个堆叠具有提供在彼此的顶部上(即，沿着Z方向)且彼此隔离的多层NOR存储器串。在一个实施方案中，在每个堆叠中提供8层NOR存储器串并且沿着X方向提供8个此堆叠。在每个堆叠中的每一层NOR存储器串包含通过含沟道材料的条带分离的n型或p型多晶硅层的第一和第二条带。含沟道材料的条带包含与第一和第二条带的多晶硅层接触的多晶硅层。含沟道材料的条带中的这些多晶硅层可以是轻掺杂多晶硅，优选地与第一和第二条带中的多晶硅层的类型相反地掺杂。第一条带、第二条带和含沟道材料条带各自沿着Y方向纵向延伸且沿着X方向具有窄宽度。第一条带和第二条带的多晶硅层形成用于NOR存储器串的层的共同源极区和共同漏极区。

如在非临时申请中公开，每个含沟道材料条带具有暴露在堆叠的相对侧壁上的两个多晶硅层，每个多晶硅层通过绝缘材料彼此分离。多晶硅层在堆叠的相对侧上形成两个薄膜存储晶体管的沟道区。在相邻堆叠之间并且沿着Y方向以规则间隔提供导电支柱(例如，重掺杂多晶硅)，每个导电支柱沿着Z方向延伸，通过覆盖堆叠的垂直侧壁的电荷捕获材料(例如，氧化物-氮化物-氧化物三层)与相邻堆叠中的每一个绝缘。每个导电支柱用作栅极电极。在导电支柱(“局部字线”)以及其相邻的电荷捕获材料和其相邻的共同源极区和共同漏极区与沟道区中的一个重叠的情况下，形成薄膜存储晶体管。因此，两个NOR存储器串形成于每个堆叠中的每一层NOR存储器串的相对侧上。

非临时申请公开用于存储器操作的CMOS支持电路系统(例如，各种电源电路、地址解码器和感测放大器)形成于3D存储器阵列下方的半导体衬底中。在一个实施方案中，支撑半导体衬底上方的每个3D存储器阵列的用于存储器操作的电路系统形成于3D存储器阵列本身下方以提供模块化。

3D存储器阵列的共同漏极区(“位线”)以及在一些实施方案中共同源极区沿着Y方向延伸超出3D存储器阵列(“阵列区”)的两个侧面，进入“阶梯区”中。在每个阶梯区中，每个堆叠的每一层NOR存储器串的位线(或源极线)在Y方向上以不同程度延伸以形成阶梯状结构，其中最大程度为NOR存储器串的层最靠近半导体衬底且最小程度为NOR存储器串的层最远离半导体衬底。如在非临时申请中的各种实施例中所说明，阶梯结构有助于每一位线与其用于存储器操作的对应电路系统(例如，感测放大器)之间的电连接。

发明内容