[发明专利]3D集成超高带宽存储器

权利要求书

1.一种装置，包括：

衬底；

在所述衬底上的第一管芯，其中，所述第一管芯包括具有比特单元的动态随机存取存储器(DRAM)，其中，每个比特单元包括存取晶体管和电容器；以及

堆叠在所述第一管芯上的第二管芯，其中，所述第二管芯包括计算块，所述计算块耦合到所述第一管芯的DRAM。

2.根据权利要求1所述的装置，其中，所述第一管芯和所述第二管芯是晶片对晶片接合的或是管芯对晶片接合的。

3.根据权利要求1所述的装置，其中，所述第一管芯和所述第二管芯经由以下各项中的至少一个耦合：微凸块、铜对铜混合接合或引线接合。

4.根据权利要求3所述的装置，其中，所述第一管芯包括硅通孔(TSV)，其中，TSV的数量实质上小于所述微凸块的数量。

5.根据权利要求4所述的装置，其中，所述TSV包括电源线和地线，以及耦合在所述装置外部的器件的线。

6.根据权利要求4所述的装置，其中，所述第二管芯独立于TSV。

7.根据权利要求3所述的装置，其中，所述第一管芯和所述第二管芯被耦合使得相比于散热器，所述第一管芯的有源器件和所述第二管芯的有源器件更靠近所述微凸块。

8.根据权利要求1所述的装置，其中，所述计算管芯包括乘法器单元的阵列，并且其中，所述DRAM包括存储器比特单元的阵列。

9.根据权利要求8所述的装置，包括互连结构，所述互连结构耦合到所述乘法器单元的阵列，使得每个乘法器单元耦合到所述互连结构。

10.根据权利要求1所述的装置，其中，所述DRAM被划分为能够作为缓冲器操作的第一分区；以及用于存储权重因子的第二分区。

11.根据权利要求10所述的装置，其中，所述计算管芯用于从所述第一分区和所述第二分区接收数据，并且其中，计算逻辑的输出由逻辑电路接收。

12.根据权利要求10所述的装置，其中，AI处理器能够操作以将至少两个矩阵相乘。

13.根据权利要求1至12中任一项所述的装置，其中，所述第一管芯经由C4凸块耦合到所述衬底。

14.根据权利要求1至12中任一项所述的装置，其中，所述第一管芯或所述第二管芯包括片上网络(NoC)。

15.根据权利要求1至12中任一项所述的装置，其中，所述衬底包括有源器件或无源器件。

16.根据权利要求1至12中任一项所述的装置，其中，第三管芯在所述衬底上，并且其中，第四管芯包括堆叠在所述第三管芯上的DRAM。

17.根据权利要求1至12中任一项所述的装置，其中，散热器耦合到所述第二管芯。

18.根据权利要求1至12中任一项所述的装置，其中，所述DRAM包括嵌入式DRAM(eDRAM)。

19.根据权利要求1至12中任一项所述的装置，其中，所述计算管芯包括以下各项之一：FPGA、ASIC、CPU、AI处理器、DSP或GPU。